JPH01124014A - Digital apparatus - Google Patents
Digital apparatusInfo
- Publication number
- JPH01124014A JPH01124014A JP62283663A JP28366387A JPH01124014A JP H01124014 A JPH01124014 A JP H01124014A JP 62283663 A JP62283663 A JP 62283663A JP 28366387 A JP28366387 A JP 28366387A JP H01124014 A JPH01124014 A JP H01124014A
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- JP
- Japan
- Prior art keywords
- circuit
- sine wave
- basic clock
- digital circuit
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
Description
【発明の詳細な説明】
く技術分野〉
本発明は、パーソナルコンピュータやゲーム機などの各
種のデジタル機器に関し、特には、その基本クロックに
関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field The present invention relates to various digital devices such as personal computers and game machines, and particularly to their basic clocks.
〈従来技術〉
一般に、デジタル機器においては、基本クロックとして
方形波が使用されており、この方形波がクロック信号ラ
インを介してデジタル回路に与えられる。ところが、方
形波は、第4図の周波数スペクトルに示されるように、
基本波に対して高調波成分が多く含まれているために、
不要輻射源となって他の信号ラインや他の機器に影響を
与えて回路を誤動作させたり、テレビ画面やラジオ等に
ノイズを発生させるなどの難点がある。<Prior Art> Digital devices generally use a square wave as a basic clock, and this square wave is applied to a digital circuit via a clock signal line. However, as shown in the frequency spectrum of Fig. 4, the square wave has
Because it contains many harmonic components compared to the fundamental wave,
There are disadvantages such as becoming a source of unnecessary radiation, affecting other signal lines and other equipment, causing circuits to malfunction, and generating noise on TV screens, radios, etc.
〈発明の目的〉
本発明は、上述の点に鑑みて為されたものであって、ノ
イズを少なくして不要輻射を抑制し、回路の安定性を向
上させることを目的とする。<Objective of the Invention> The present invention has been made in view of the above-mentioned points, and an object thereof is to reduce noise, suppress unnecessary radiation, and improve circuit stability.
〈発明の構成〉
本発明では、上述の目的を達成するために、基本クロッ
クを発生する基本クロック発生回路と、この基本クロッ
ク発生回路からの基本クロックが与えられるデジタル回
路とを備えるデジタル機器において、前記基本クロック
発生回路は、正弦波を発生して前記基本クロックとして
デジタル回路に出力する正弦波発振回路を備え、前記デ
ジタル回路には、基本クロックの入力部に、前記正弦波
を所定のレベルでスライスして方形波のクロックとする
波形整形回路が設けられている。<Configuration of the Invention> In order to achieve the above-mentioned object, the present invention provides a digital device including a basic clock generation circuit that generates a basic clock and a digital circuit to which the basic clock from the basic clock generation circuit is provided. The basic clock generation circuit includes a sine wave oscillation circuit that generates a sine wave and outputs it as the basic clock to a digital circuit, and the digital circuit has a basic clock input section that receives the sine wave at a predetermined level. A waveform shaping circuit is provided that slices the signal into a square wave clock.
上記構成によれば、高調波成分の少ない正弦波が基本ク
ロックとされてデジタル回路に与えられることになる。According to the above configuration, a sine wave with few harmonic components is applied to the digital circuit as a basic clock.
〈実施例〉
以下、図面によって本発明の実施例について詳細に説明
する。第1図は、本発明の一実施例の概略構成図である
。<Example> Hereinafter, an example of the present invention will be described in detail with reference to the drawings. FIG. 1 is a schematic diagram of an embodiment of the present invention.
この実施例のデジタル機器は、基本クロックを発生する
基本クロック発生回路lと、この基本クロックが与えら
れるデジタル回路2とを備えている。The digital device of this embodiment includes a basic clock generation circuit 1 that generates a basic clock, and a digital circuit 2 to which this basic clock is applied.
基本クロック発生回路1は、基本クロックとして正弦波
を発生する正弦波発振回路3と、この正弦波の直流分を
カットするコンデンサCとから成り、直流分のカットさ
れた正弦波を基本クロックとしてクロック信号ライン4
を介してデジタル回路2に与える。The basic clock generation circuit 1 consists of a sine wave oscillation circuit 3 that generates a sine wave as a basic clock, and a capacitor C that cuts the DC component of this sine wave, and uses the sine wave with the DC component cut as the basic clock. signal line 4
to the digital circuit 2 via.
デジタル回路2は、基本クロックの入ノJ部に、正弦波
を所定のレベルでスライスして方形波のクロックとする
波形整形回路としてのインバータ5と、このインバータ
5からのクロックが与えられるデジタルTC6とを備え
ている。Rは、バイアス抵抗であり、基本クロック発生
回路lからの直流分のカットされた正弦波に所定のバイ
アス電圧を与える。なお、第1図においては、信号波形
を併せて示している。The digital circuit 2 includes an inverter 5 as a waveform shaping circuit that slices a sine wave at a predetermined level to produce a square wave clock at the input part of the basic clock, and a digital TC 6 to which the clock from the inverter 5 is applied. It is equipped with R is a bias resistor, which applies a predetermined bias voltage to the sine wave obtained by cutting off the DC component from the basic clock generation circuit l. Note that in FIG. 1, signal waveforms are also shown.
本発明のデジタル機器においては、基本クロック発生回
路lで第3図の周波数スペクトルに示されるように高調
波成分の少ない正弦波を発生し、この正弦波を基本クロ
ックとしてデジタル回路2に与え、デジタル回路2側で
方形波のクロックとしている。In the digital device of the present invention, the basic clock generating circuit 1 generates a sine wave with few harmonic components as shown in the frequency spectrum of FIG. A square wave clock is used on the circuit 2 side.
したがって、高調波成分の多い方形波を基本クロックと
してデジタル回路に与える従来例に比べてノイズが少な
くなり、クロック信号ライン4における不要輻射が低減
されて回路の安定性が向上することになる。Therefore, compared to the conventional example in which a square wave with many harmonic components is applied as a basic clock to a digital circuit, noise is reduced, unnecessary radiation in the clock signal line 4 is reduced, and the stability of the circuit is improved.
第2図は、本発明の他の実施例の構成図であり、第1図
の実施例に対応する部分には、同一の参照符を付す。FIG. 2 is a block diagram of another embodiment of the present invention, and parts corresponding to the embodiment of FIG. 1 are given the same reference numerals.
上述の実施例では、デジタル回路2側で正弦波にバイア
ス電圧を付与したけれども、この実施例は、基本クロッ
ク発生回路la側で所定のバイアス電圧を与えて基本ク
ロックとし、デジタル回路2aに与えるようにしている
。なお、R1,R2はバイアス抵抗である。その他の構
成は、上述の実施例と同様である。In the embodiment described above, a bias voltage was applied to the sine wave on the digital circuit 2 side, but in this embodiment, a predetermined bias voltage is applied on the basic clock generation circuit la side as a basic clock, and the basic clock is applied to the digital circuit 2a. I have to. Note that R1 and R2 are bias resistances. The other configurations are the same as those in the above embodiment.
〈発明の効果〉
以上のように本発明によれば、正弦波を発生し、この正
弦波を基本クロックとしてデジタル回路に与え、デジタ
ル回路側で方形波のクロックとするようにしているので
、高調波成分を多く含む方形波を基本クロックとしてデ
ジタル回路に与える従来例に比べてノイズが少なくなり
、不要輻射が抑制されて回路の安定性が向上することに
なる。<Effects of the Invention> As described above, according to the present invention, a sine wave is generated, this sine wave is given to the digital circuit as a basic clock, and the digital circuit side uses it as a square wave clock. Compared to the conventional example in which a square wave containing many wave components is used as a basic clock to a digital circuit, noise is reduced, unnecessary radiation is suppressed, and the stability of the circuit is improved.
第1図は本発明の一実施例の概略構成図、第2図は他の
実施例の概略構成図、第3図は正弦波の周波数スペクト
ル、第4図は方形波の周波数スペクトルである。
1・・・基本クロック発生回路、2・・・デジタル回路
、3・・・正弦波発振回路、5・・・インバータ。FIG. 1 is a schematic block diagram of one embodiment of the present invention, FIG. 2 is a schematic block diagram of another embodiment, FIG. 3 is a frequency spectrum of a sine wave, and FIG. 4 is a frequency spectrum of a square wave. 1... Basic clock generation circuit, 2... Digital circuit, 3... Sine wave oscillation circuit, 5... Inverter.
Claims (1)
、この基本クロック発生回路からの基本クロックが与え
られるデジタル回路とを備えるデジタル機器において、 前記基本クロック発生回路は、正弦波を発生して前記基
本クロックとしてデジタル回路に出力する正弦波発振回
路を備え、 前記デジタル回路には、基本クロックの入力部に、前記
正弦波を所定のレベルでスライスして方形波のクロック
とする波形整形回路が設けられることを特徴とするデジ
タル機器。(1) In a digital device comprising a basic clock generation circuit that generates a basic clock and a digital circuit to which the basic clock from the basic clock generation circuit is given, the basic clock generation circuit generates a sine wave to generate the basic clock. A sine wave oscillator circuit that outputs a clock to a digital circuit is provided, and the digital circuit is provided with a waveform shaping circuit that slices the sine wave at a predetermined level and generates a square wave clock at a basic clock input section. A digital device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62283663A JPH01124014A (en) | 1987-11-10 | 1987-11-10 | Digital apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62283663A JPH01124014A (en) | 1987-11-10 | 1987-11-10 | Digital apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01124014A true JPH01124014A (en) | 1989-05-16 |
Family
ID=17668448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62283663A Pending JPH01124014A (en) | 1987-11-10 | 1987-11-10 | Digital apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01124014A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005512439A (en) * | 2001-12-11 | 2005-04-28 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | System with clocked interface |
| EP1320019A3 (en) * | 2001-12-14 | 2005-09-28 | Alps Electric Co., Ltd. | Clock signal supply circuit |
| US7071757B2 (en) | 2001-09-06 | 2006-07-04 | International Business Machines Corporation | Clock signal distribution utilizing differential sinusoidal signal pair |
-
1987
- 1987-11-10 JP JP62283663A patent/JPH01124014A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7071757B2 (en) | 2001-09-06 | 2006-07-04 | International Business Machines Corporation | Clock signal distribution utilizing differential sinusoidal signal pair |
| US7135907B2 (en) | 2001-09-06 | 2006-11-14 | International Business Machines Corporation | Clock signal distribution utilizing differential sinusoidal signal pair |
| JP2005512439A (en) * | 2001-12-11 | 2005-04-28 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | System with clocked interface |
| EP1320019A3 (en) * | 2001-12-14 | 2005-09-28 | Alps Electric Co., Ltd. | Clock signal supply circuit |
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