JPH01124251A

JPH01124251A - 半導体集積回路装置

Info

Publication number: JPH01124251A
Application number: JP62282372A
Authority: JP
Inventors: Koichiro Ishibashi; 孝一郎石橋; Osamu Minato; 湊　修; Shigeru Honjo; 本城　繁; Toshio Sasaki; 敏夫佐々木; Toshiaki Masuhara; 増原　利明
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-11-09
Filing date: 1987-11-09
Publication date: 1989-05-17
Anticipated expiration: 2012-09-03
Also published as: JP2650276B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路に関し、特に絶縁ゲート型電
界効果トランジスタ（以下、ＭＯＳ−ＦＥＴと記す）等
のＭ　Ｉ　Ｓ　（Ｍｅｔａｌ−Ｉ　ｎ５ｏｌａｔｏｒ　
−３ａｍｉｃｏｎｄｕｃｔｏｒ）型素子の保護装置に関
するものである。

〔従来の技術〕

従来、ＭＯＳ−ＦＥＴ等のＭＩＳ型素子の保護装置につ
いては、例えば、特開昭６０−７６７号公報に記載され
ているように、保護素子を形成する定電圧クランプ素子
と被保護ＭＯ３−ＦＥＴがそれぞれ半導体基体中の異な
る領域に形成され、それぞれ電源端子に接続されていた
。

第２図は、従来のＭＯＳ　−ＦＥＴ等のＭＩＳ素子の保
護装置の説明図であって、（ａ）は回路図。

（ｂ）は装置の断面構造図、（ｃ）（ｄ）は内部電圧と
電流の時間に対する特性図である。

第２図（、ａ）において、１は入力端子、２は第１の定
電圧クランプ素子、３は第１の電流制限抵抗、４は第２
の定電圧クランプ素子、５は被保護ＭＩＳ−ＦＥＴ、６
は定電圧クランプ素子２，４を形成するダイオードのア
ノードを所定電位に固定するための配線の寄生抵抗、７
は被保護ＭＩＳ−ＦＥＴの基板電位を所定電位に固定す
るための配線の寄生抵抗、８は接地端子、９は第２の電
流制限抵抗である。第２図（ａ）に示すように、この保
護装置では、定電圧クランプ素子２および４によって、
被保護ＭＯ３−ＦＥＴ５のゲート酸化膜が静電破壊する
ことを防止していた。

第２図（ｂ）において、１０はｎ型半導体基板、１１．
１２はｎ型基板内に形成されたｎ型領域であり、１４．
１５はそれぞれ定電圧クランプ素子２．４を形成するた
めのｎ型領域であり、１７゜１９はＭＯＳ−ＦＥＴのド
レインとソースを形成するためのｎ型領域、１８は同じ
くゲートを形成するｐ型物質である。

従来においては、定電圧クランプ素子２，４であるｐｎ
接合の逆方向ブレークダウンを利用している。すなわち
、入力端子１と接地端子８の間に規定以上の電圧が印加
された場合には、定電圧クランプ素子２，４のｐｎ接合
が破壊することにより、被保護ＭＯ８−ＦＥＴ５のゲー
ト酸化膜を保護していた。

また、（ｂ）図のｎ型領域１１は、オーミック接続とな
るｎ型領域１３．１６を通して接地電位Ｇに固定されて
いる。一方、ドレイン１７．ゲート１８、ソース１９か
らなるＭＯＳ−ＦＥＴにおいて、それらの間にゲート酸
化膜２１を備えている。

一般に、入力回路のゲート酸化膜を破壊する原因は、動
作時に入力パッドから侵入するノイズが内部回路に悪影
響を及ぼすことによる。従って、通常、保護のための定
電圧クランプ素子は、これらの内部回路とは異なった領
域に設けられる（領域１２と１１とは異なる領域である
）。

（ｂ）図において、静電気が入力パッド１に印加される
と、電荷は電流制限抵抗９を経由し、ｎ型領域１４およ
びｎ型領域１１からなる第１のｐｎ接合を通してノード
Ｇ（ｎ型領域を介して）にバイパスされる。この際に、
第１のｐｎ接合には内部寄生抵抗があるため、流れた電
流に対して電位差を生じる。すなりち、ノードＧに対し
てノードＥの電位が上昇する。そこで、第２図の保護装
置では、第２の電流制限抵抗３を通してノードＦに接続
されたｎ型領域１５とｎ型領域１１からなる第２の定電
圧クランプ素子により、ノードＦの電位を下げて、被保
護ＭＯ８−ＦＥＴのゲート絶縁膜２１を保護しようとす
るものである。

〔発明が解決しようとする問題点〕

このように、従来の技術では、定電圧クランプ素子を２
個ないしそれ以上設けることにより、静電気による電圧
を有効に下げることができる点で、極めて有効な方法で
ある。しかし、近年、集積回路が大型化するに伴って、
次に述べるような問題が生じている。すなわち、第２図
（ｂ）において、領域１１を接地電位に固定するための
配線には第２図（ａ）に示す寄生抵抗６が必然的に存在
するが、この抵抗６が近年大きくなってきた。その結果
、静電気が印加された場合、電荷が抵抗６を通ったとき
に大きな電位差を生じるため、ノードＥの電位が予想以
上に上昇してしまう。そのため、点ＦＧ間の電圧が小さ
く抑えられていても、ゲート酸化膜２１には過大な電位
差が印加されてしまい、静電破壊に至ることもある。

この現象を抑えるためには、電流制限抵抗９を十分に大
きくすればよい。しかし、この電流制限抵抗９を用いる
ことができない場合、例えば、データの入出力ピンを用
いている場合には、上述の状況が一層厳しいものとなる
。

第２図（Ｑ）（ｄ）は、従来の保護装置に静電気が印加
された場合の内部の電圧と電流の特性図である。ここで
、ＶＤｔ　ＶＥ、ＶＦ、ＶＣは、第２図（ａ）（ｂ）に
おけるノードＤ、Ｅ、Ｆ、Ｇの各電位を表わし、工。、
工、は、ノードＤ、Ｆに流れる電流を表わしている。

第２図（ａ）に示す保護装置の入力端子１（ノードＤ）
に、静電気つまり初期的に固有の電荷と電圧を持つ電気
が印加された場合、ノードＤの内部電圧は第２図（ｃ）
のＶ。で示す曲線に沿って時間の経過とともに降下する
。それに伴って、ノードＥ、Ｆ、Ｇ（７）電圧も、ＶＤ
、ＶＥ−ＶＦ、Ｖｃに示すように時間とともに降下する
。ここで、太線で示すｖｏは、第１および第２の定電圧
クランプ素子２．４によるクランプ電圧を示したもので
ある。

入力端子１に初期電圧ｖＴを持った静電気が印加される
と、その場所には電流工。が流れるが、これは定電圧ク
ランプ素子２，４による放電が進むにつれて指数関数的
に減少する。この電流は、その殆んどが抵抗９から抵抗
６を通って流れることになる。

静電気が印加された瞬間においては、電圧ＶＴは、抵抗
９とクランプ素子２と抵抗６とに分圧される。従って、
ノードＥには最大、次の電圧が印加される。

ここで、Ｒ６，Ｒ９は、それぞれ抵抗６と抵抗９の値で
ある。すなわち、抵抗値Ｒ６が存在することにより、Ｖ
ｃの電位が上昇し、この電位がクランプ電圧に重畳され
ることになる。つまりＶａを被保護ＭＩＳ　−ＦＥＴ５
の永久破壊耐圧として、の条件が満たされる場合には、
絶縁膜が破壊してしまうという問題がある。

通常、保護素子では、電流制限抵抗Ｒ９を大きくし、電
源抵抗Ｒ６を小さくすることにより、上式（２）の条件
を満足させないように設計している。

しかし、前述したように、回路動作の都合上、抵抗９を
意識的に付加できないデータ入出力端子等においては、
Ｒ９は寄生抵抗のみとなって非常に小さい値となるので
、上式（１）のＲ６／　（Ｒ６＋Ｒ９）の値が大きくな
り、電源配線に発生した電圧が被保護素子のゲート電極
に加わるために、ゲート絶縁膜が破壊してしまうという
問題があった。

本発明の目的は、このような問題を改善し、保護素子の
入力端子に接続される電流制限抵抗がない場合、ないし
極めて小さい値の抵抗しか接続できない場合でも、十分
に静電破壊耐圧を大きくすることができる半導体集積回
路を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明の半導体集積回路は、
第１の定電圧クランプ素子と第２の定電圧クランプ素子
を、それぞれ異なった第１および第２の領域中に形成し
、それぞれの領域の電位をオーミック接触手段を介して
所定の電源端子に接続するとともに、第１の定電圧クラ
ンプ素子と第２の定電圧クランプ素子の間に電流制限抵
抗を用いることに特徴がある。また、第１の定電圧クラ
ンプ素子の後段に第２の電流制限抵抗を接続し、その後
段に第２の定電圧クランプ素子を接続して、これらの第
１および第２の定電圧クランプ素子の他方の端子をそれ
ぞれ異なる電源配線により接続することにも特徴がある
。

〔作　　用〕

第１の発明（特許請求の範囲第１項に対応）においては
、第１の定電圧クランプ素子と第２の定電圧クランプ素
子が、それぞれ異なった領域に形成され、それぞれの領
域の電位は、オーミック接触手段を介して所定の電源端
子に接続されており、第１の定電圧クランプ素子と第２
の定電圧クランプ素子の間には電流制限抵抗を用いてい
るために、必然的に異なった電源配線により接続される
ことになる。従って、集積回路の入力ピンに静電気が加
えられた場合、第１の定電圧クランプ素子により静電気
がバイパスされ、その第１定電圧クランプ素子に接続さ
れる電源配線に必然的に寄生する寄生抵抗に発生する電
位差を第２定電圧クランプ素子により低くすることがで
きる。特に、電流制限抵抗が入れられないデータ入出力
ピンに対しては、有効である。

次に、第２の発明（特許請求の範囲第４項に対応）にお
いては、第１の定電圧クランプ素子と第２の定電圧クラ
ンプ素子とがそれぞれ第１および第２の電源配線により
電源端子に接続されているため、第１の定電圧クランプ
素子から電源配線に電流が流れた際に、電源配線に発生
する電圧を、第２の定電圧クランプ素子によりクランプ
することができ、その結果、被保護ＭＩＳ　−ＦＥＴの
ゲート絶縁膜に過大な電圧が加わることを防止できる。

また、第１の定電圧クランプ素子と第２の定電圧クラン
プ素子の間の電流制限抵抗は、第２の定電圧クランプ素
子に流れる電流を制限し、第２の定電圧クラシブ素子に
寄生する寄生抵抗や、第２の定電圧クランプ素子に接続
されている第２の電源配線による電位の上昇を防止し、
かつ第２の定電圧クランプ素子の接合が熱的に破壊する
ことを防止する役目を果す。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

本発明の構成および効果について、第３図により、その
概略を述べる。第３図（ａ）は、比較のために示す従来
の保護装置の回路図であり、第３図（ｂ）は本発明の保
護装置の回路図であり、第３図（ｃ）は半導体集積回路
上における保護装置の配置図、第３図（ｄ）は（ｂ）に
示す電源の寄生抵抗Ｒ１により被保護ＭＩ　Ｓ　−ＦＥ
Ｔのゲート絶縁膜にかかる電圧の特性図である。

第３図（ａ）においては、第１の定電流制限抵抗をＲ７
１，第１の定電圧クランプ素子をＣＬ、第１の定電圧ク
ランプ素子ＣＬに接続する電源の寄生抵抗をＲ８として
いる。これに対して、第３図（ｂ）においては、これら
の素子の他に、第２の電流制限抵抗Ｒ０，および第２の
定電圧クランプ素子ＣＬ２、ならびに電源の寄生抵抗Ｒ
８′を設けている。第１の定電圧クランプ素子ＣＬと第
２の定電圧クランプ素子ＣＬ２は、それぞれ別個の電源
配線（抵抗Ｒｓ１．Ｒν）に接続されているため、第１
の定電圧クランプ素子ＣＬから電源配線のＲ８１に電流
が流れた際に発生する電圧を、第２の定電圧クランプ素
子ＣＬ２によりクランプすることができるので、Ｍ、ｌ
５−ＦＥＴのゲート絶縁膜に過大電圧が印加されないで
済む。

第３図（Ｃ）においては、半導体集積回路上で、（ｂ）
に示した素子がどのように配置されているかを示してい
る。チップ上には、入力端子１が入力信号の数に応じて
多数配置され、それぞれ抵抗Ｒ１、を通して定電圧クラ
ンプ素子ＣＬに接続されている。定電圧クランプ素子の
電源配線は、電源端子８から全てのクランプ素子に接続
されているが、図に示すように、クランプ素子の位１に
より電源の寄生抵抗の値が異なっている。第３図（ｃ）
において、Ｍｌは、従来の方法によって保護されたＭＩ
　Ｓ　−ＦＥＴであり、またＭ２は５本発明の方法によ
って保護されたＭＩ　Ｓ　−ＦＥＴである。

第３図（ｄ）の曲線■、■、■のうち、■は従来の保護
装置の特性を示す曲線であって、入力抵抗Ｒ１の値が比
較的大きい場合を示している。この電圧は、前式（１）
と同じく１次式で表わされる。

この電圧は、電源の寄生抵抗Ｒ８の増加に伴って大きく
なるが、入力抵抗ＲＰＬが大きい場合には。

入力端子に印加された電圧が入力抵抗Ｒ２１で相当に降
下するため、ゲート絶縁膜の破壊電圧ＶＢを越えること
がない。また、図中の■は、入力抵抗Ｒ２１が小さい場
合であって１例えば１通常の回路動作の都合で特別な抵
抗は使用できず、Ｒ１□としては結線の寄生抵抗のみに
なってしまう場合である。電源の寄生抵抗Ｒ，が小さい
場合は絶縁膜の破壊耐圧ＶＢを越えることはないが、寄
生抵抗Ｒ８が大きくなると、破壊電圧を越えてしまう、
すなわち、電源端子８から遠い距離にあり、寄生抵抗Ｒ
８が大きい保護素子の場合には、保護機能が十分ではな
い。

次に１図の■は、本発明を用いた場合のゲート絶縁膜に
かかる電圧を示している。本発明では、第２定電圧クラ
ンプ素子ＣＬ２を用いており、さらにこのクランプ素子
ＣＬ２は第１定電圧クランプ素子ＣＬとは異なる電源配
線を用いているため、第２定電圧クランプ素子ＣＬ２の
クランプ電圧のみが被保護ＭＩＳ　−ＦＥＴのゲート絶
縁膜にかかり、その結果、絶縁膜が破壊することはなく
なる。

すなわち、図に示すように、第２定電圧クランプ素子Ｃ
Ｌ２のクランプ電圧ＶＣは、電源の寄生抵抗Ｒ８にかか
わらずほぼ一定値を保つ。

第１図は、本発明の第１の実施例を示す保護装置の回路
図、半導体基体上でのレイアウト図および内部波形図で
ある。第１図では、第１定電圧クランプ素子としてＭＯ
Ｓ　−ＦＥＴを、第２定電圧クランプ素子としてダイオ
ードを、それぞれ用いた場合を示している。

第１図（Ａ）において、１は入力端子（ノードＤ）、２
は保護抵抗、３はノードＥ、４はＭＯＳ　−ＦＥＴで、
表面ブレークダウンを用いた第１定電圧クランプ素子で
ある。５は被保護ＭＩＳ　−ＦＥＴ、６は第１定電圧ク
ランプ素子４の電源配線に接続された端子、７はバイパ
ス素子に接続された接地配線の寄生抵抗である。また、
１０１は第２の保護抵抗、１０２は第２の定電圧クラン
プ素子であるダイオード、１０３は接地端子（ノードＧ
）、８は第２定電圧クランプ素子１０２の電源配線に接
続された端子、９はＭＩＳ　−ＦＥＴ５に接続された接
地配線の寄生抵抗である。また、３０は、第２のノード
Ｆである。

半導体チップ上では、第１図（ｂ）に示すように、保護
素子４の電源または接地配線と、被保護ＭＩＳ　−ＦＥ
Ｔ５を含む内部回路の電源または接地配線とは、接地配
線が分けられている。すなわち。

第１定電圧クランプ素子であるＭＯＳ　−ＦＥＴ４の接
地配線は、寄生抵抗７を介して接地端子１０３（ノード
Ｇ）に接続される一方、ＭＩＳ−ＦＥＴ５を含む第２定
電圧クランプ素子の接地配線は、寄生抵抗９および９′
を介して接地端子１０３（ノードＧ）に接続される。

第１図（ｃ）（ｄ）により、本実施例の作用効果を述べ
る。

いま、端子１に対して静電気が印加されると、入力ノー
ドＤの電流Ｉ。は主に保護抵抗２、第１定電圧クランプ
素子４．および寄生抵抗７を通って接地端子１０３に流
れることになる（第１図（ｄ）参照）。この場合、ノー
ドＥの電位は、ノードＧに対してはクランプされること
になるが、ノードＧの電位が抵抗７と電流のために上昇
するので、ゲート絶縁膜を保護するための十分に小さい
電圧に抑えられない。すなわち、第１図（ｃ）に示すよ
うに、ノードＧの電位Ｖ。が静電気印加の瞬間には接地
電位よりも上昇しており、時間の経過とともにこの値は
低下するが、ある程度の時間がたたないと破壊電圧Ｖａ
より下にならない。

しかし、本実施例では、第２定電圧クランプ素子として
ダイオード１０２が接続されており、このダイオード１
０２がＭＯＳ−ＦＥＴ４とは異なる電源配線に接続され
ているため、ノードＦの電位を十分に小さい電位にクラ
ンプすることができる（第１図（ｃ）のｖ２参照）。こ
の時、電流制限抵抗１０１は、ダイオード１０２および
抵抗９に流れる電流を制限し、ノードＦの電位の上昇を
抑える動作をする（第１図（ｄ）の工、参照）。

第４図は、本発明の第２の実施例を示す保護装置の回路
図である。

この実施例では、第１のバイパス素子として、寄生ＭＯ
５−ＦＥＴ３１を利用している。第２のバイパス素子は
、前例と同じくダイオード１０２である。すなわち、Ｍ
ＯＳ　−ＦＥＴ３１のゲートとソースを接続してダイオ
ードとして動作させ、入力端子１に印加される電位をゲ
ートに加えてこのＭＯＳ　−ＦＥＴ３１の通過電流を制
御する。このように、本実施例では、第１のバイパス素
子の種類にかかわらず、ノード３０とノード８の間に第
２のバイパス素子１０２を挿入することにより、ＭＩ　
Ｓ　−ＦＥＴ５のゲート絶縁膜の破壊を防止できる。

第６図は、本発明の第３の実施例を示す保護装置の回路
図であって、データを入力あるいは出力するための入出
力端子に、本発明を実施した場合を示している。１０８
は出力回路部、１１０は入力回路を含む内部回路部であ
り、１０４，４０５はプッシュプル回路を形成するＭＯ
Ｓ　−ＦＥＴであり、その他の第４図と同じ記号は同じ
素子・部品を表わしている。１は入力端子、１０６，１
０７はプッシュプル出力端子であって、外部容量負荷（
図示省略）を充放電することにより、データを出力する
。ＭＯＳ　−ＦＥＴ５は、データを入力するためのＭＯ
Ｓ−ＦＥＴである。

ここで、端子１に静電気が加えられると、電流はＭＯＳ
　−ＦＥＴ４を通って、さらにノード６を通り放電され
ることになる。第１および第２の実施例においては、保
護抵抗２を大きくすることにより、接地配線の寄生抵抗
７に流れる電流を少なくすることが可能であり、それに
よってＭＩＳ・ＦＥＴ５のゲート酸化膜にかかる電圧を
比較的小さくすることも可能であるが、第５図に示す第
３の実施例の場合には、データ出力時、ＴＴＬインタフ
ェースを保障するために、保護抵抗２を付加することが
できない。また、通常の回路動作時に、ＭＯＳ−ＦＥＴ
１０４に大きな電流が流れるため、寄生紙、エフによる
ノイズが発生し、このノイズが内部回路に悪影響を及ぼ
す。この影響を受けないようにするため１図に示すよう
に、出力回路部１ｏ８と入力回路を含む内部回路部１１
０とを離れた位置に配置し、さらに接地配線および電源
配線を使用することがよく行われる。このような状況に
より、入出力ピンに関しては、本実施例を適用すること
なく、静電気を入力端子１に印加すると、ＭＩＳ−ＦＥ
Ｔ５のゲート酸化膜にかかる電圧は大きくなる。従って
、入出力ピンに対しては、本実施例による保護抵抗１０
１とダイオード１０２によるＭＩ　Ｓ　−ＦＥＴ５のゲ
ート酸化膜の保護が、第１および第２の実施例の場合よ
りさらに必要となる。

第６図は、本発明の第４の実施例を示す保護装置の回路
図である。

本実施例では、第２の定電圧クランプ素子として、ＭＯ
Ｓ−ＦＥＴＩＩＯを使用している。すなわち、ＭＯＳ　
−ＦＥＴのゲートとソースを接続して、これをダイオー
ドとして動作させる。また、本実施例では、バイパス素
子として表面ブレークダウンを利用したＭＯＳ　−ＦＥ
Ｔを用いているので、ダイオードを用いた場合よりもブ
レークダウン電圧が小さくなり、ＭＩＳ　−ＦＥＴ５の
ゲート酸化膜にかかる電圧をより小さくすることが可能
である。

第７図は、本発明の第５の実施例を示す保護装置の回路
図である。

本実施例においては、定電圧クランプ素子を、ＭＯＳ　
−ＦＥＴ３４のように電源端子側に設けた場合を示して
いる。この場合には、入力端子１に静電気が印加される
と、電流が接地配線側の寄生抵抗７のみならず、電源配
線側の寄生抵抗３５にも流れる。このときに電位差が生
じてノード３６の電位が上昇し、この電位の上昇が電源
電位を基板電位とするＰ型のＭＯＳ　−ＦＥＴ３１のゲ
ート酸化膜を破壊することになる。そこで、第７図に示
すように、ダイオード１１１を保護抵抗１０１を通して
ＭＯＳ　−ＦＥＴ３１のゲート電極とソース電極間に挿
入することにより、ＭＯＳ　−ＦＥＴ３１のゲート酸化
膜にかかる電圧を小さくし、静電破壊耐圧を大きくする
ことができる。

第８図は、本発明の第６の実施例を示す保護装置の回路
図である。

第７図の実施例では、入力保護抵抗２を挿入することが
できる場合であったが、第８図の実施例では、第５図の
場合と同じく、入出力ピンであるために保護抵抗２を用
いることができない。そのため、第２の定電圧クランプ
素子を設けないときには、寄生抵抗７および３５に流れ
る電流が大きくなり、ＭＯＳ−ＦＥＴ３２および５のゲ
ート絶縁膜にかかる電圧が大きくなる。第８図に示すよ
うに、保護抵抗１０１、ダイオード１０２および１１１
を挿入すれば、ＭＯＳ−ＦＥＴ３２および５のゲート酸
化膜にかかる電圧を小さくすることができる。

第９図は、本発明の第７の実施例を示す半導体基板上の
保護回路のレイアウト図である。

基板上には、接地電位を与える端子１０３と、電源電位
を与える端子１０８が配置され、これらの端子からそれ
ぞれ第９図に示すように保護素子および内部回路に、電
源電位と接地電位を供給している。ここでは、保護素子
３４，４と出力バッファを構成するＮＭＯＳ−ＦＥＴ１
０５，１０４とが１群となって、集合体１１２内に配置
されている。また、内部回路としては、この集合体１１
２とは別個の領域に形成された回路群が配置される。本
実施例では、入力端子１に静電気が印加された時、ＮＭ
ＯＳ−ＦＥＴ１０４，１０５には大電流が流れるため、
出力バッファのＮＭＯＳ−’ＦＥＴと同じ領域にクラン
プ素子を配置することにより、与えられる面積を有効に
活用することができる。また、ＭＯＳ−ＦＥＴ５，３１
の前段に接続されたダイオード１０２，１１１には、保
護抵抗１０１が接続されているため、小電流しか流れず
、小さな面積でよい。回路領域では、許された積が小さ
い場合が多いが１本実施例では、小さな面積を有効に使
用しながら静電破壊耐圧の大きな保護素子を作ることが
できる。なお、図における７、９は２つのクランプ素子
にそれぞれ別個に設けられた接地配線の寄生抵抗であり
、３３．３５は同じく別個に設けられた電源配”線の寄
生抵抗である。

第１０図は、本発明による定電圧クランプ素子の一例を
示す半導体チップ上の断面図である。

図において、１１３はｎ型基体、１１４はｐ型ウェル、
１１５，１１７，１１９はｎ型高濃度不純物層、１１６
はｐ型高濃度不純物層、１１８は導電層であり、また１
１８，１１７，１１９はそれぞれをゲート、ソース、ド
レインとする寄生Ｍ○Ｓ　−ＦＥＴを形成している。通
常、ノード８は接地電位に、またノード３２は電源電位
に、それぞれ固定される。

いま、入力端子１１２に電位を印加すると、電流は領域
１１９から１１７に流れるが、その他に、高濃度不純物
層１１９とｐ型ウェル１１４と基体１１３がｎｐｎのバ
イポーラ構造を形成しているので、電流は端子１１２か
ら縦方向のバイポーラ動作により基体１１３に電流が流
れ、領域１１５から端子３２に至る。従って、この素子
は、端子１１２のみならず、端子３２に対しても定電圧
クランプとして作用する。この素子を利用した回路を１
次の第１１図で説明する。

第１１図は、本発明の第８の実施例を示す保護装置の回
路図であって、第１０図に示した素子を、ゲートを保護
するための定電圧クランプ素子１２０．１２１として利
用したものである。第１０図に示す構造によって、１つ
の素子でＭＩ　Ｓ　−ＦＥＴ５のソース端子８とＭＩ　
Ｓ　−ＦＥＴ３１のソース端子３２に定電圧クランプ素
子を形成して、寄生抵抗７および３５にかかる電圧が、
ＭＩＳ−ＦＥＴ５および３↓のゲート絶縁膜に印加しな
いようにできる。すなわち、第１１図の端子８，３２に
、第１０図の端子１１２．３２を、それぞれ接続するこ
とにより、領域１１９と１１４と１１３とで第１１図の
バイポーラトランジスタ１２１を構成するとともに、領
域１１９と１１８と１１７とで第１１図のＭＯＳ−ＦＥ
Ｔ１２０を構成している。

第１２図は、本発明の第９の実施例を示す半導体チップ
上の断面図である。

第１２図において、２１０は半導体基板、２１１は第１
導電型の第１領域、２２８は第１導電型の第２領域、２
１４は定電圧クランプ素子を構成するための第２導電型
の第３領域、２２６は第２導電型の第４領域、２０３は
電流制限抵抗である。

本実施例では、説明のために第１導電型をＰ型、第２導
電型をｎ型とする。第１の定電圧クランプ素子として、
領域２１４，２２３，２２２をそれぞれドレイン、ゲー
ト、ソースとするＭＯＳ−ＦＥＴを使用しており、ｐ型
ウェル２１１内に形成されている。このｐ型ウェル２１
１は、オーミック電極２１３，２１６により接地電位を
与えるバッド２０８に接続されている゛、この間の配線
には、寄生抵抗２０６が必然的に存在する。

一方、ｐ型ウェル２２８内には、ｎ型層２２６があり、
領域２２８と２２６とはｐｎ接合を形成しており、第２
の定電圧クランプ素子を形成している。また、同じウェ
ル２２８内には、領域２１７．２１８，２１９をそれぞ
れドレイン、ゲート。

ソースとする被保護ＭＯ８−ＦＥＴが形成されている。

なお、ｐ型ウェル２１１，２２８における２２４および
２２１は、ＭＯＳ　−ＦＥＴのゲート酸化膜である。ｐ
型ウェル２２８は、オーミック接合２２５，２２７，２
２０を通して、接地極バッド２０８に接続されている。

このとき、接地配線には、寄生抵抗２０７が必然的に存
在する。

また、２０９，２０３は、それぞれ電流制限抵抗であり
、多結晶シリコン、あるいはドープされた半導体、シリ
サイド等の抵抗体により作成されている。

いま、パッド２０１に静電気が印加されると、電流は２
０９→２１４→２１１→２２２→２０６→２０８の経路
を通って、接地端子２０８に流れる。このとき、ＭＯＳ
−ＦＥＴを利用した定電圧クランプ素子を使用している
ため、領域２１４と２２２の間の電位差はほぼ一定に保
たれる。しかし、寄生抵抗２０６が存在するため、ここ
に電流が流れることにより、０点の電位が上昇する。そ
の結果、Ａり電位は、ゲート酸化膜２２１を保護できな
い程度に上昇してしまう、そこで、第２の電流制限抵抗
２０３を介して、別ウェル２２８内に設けられたダイオ
ード２２６により電圧をクランプして、Ｂ点のノード電
圧を下げることにより、ゲート酸化膜２２１に過大な電
圧がかからないようにする。このとき、電流制限抵抗２
０３は、第２の定電圧クランプ素子に流れる電流を制限
して、クランプ素子内部の寄生抵抗によって生ずる電圧
を小さくする役目を果す。また、通常の動作時に。

入力ピン２０１に過大なノイズが入力された場合には、
ノイズによる電流は電流制限抵抗２０３があるため、主
として領域２１４を通って流れることになって、ウェル
２２８に形成されている内部回路が誤動作することはな
い。

第１３図は１本発明の第１０番目の実施例を示す保護装
置の回路図と平面配置図である。

第１３図において、２２９は第１の定電圧クランプ素子
であるＭＯＳ−ＦＥＴ、２３０は第２の定電圧クランプ
素子であるダイオード、２３１は被保護ＭＯ３−ＦＥＴ
である。破線２３２と２３３で囲まれた領域は、それぞ
れ半導体内の異なる領域に作成されていることを示して
いる。従って、領域２３２，２３３には、それぞれ所定
の電位に固定するための配線が接続されるが、それぞれ
の配線には必然的に寄生抵抗２０６，２０７が存在する
。

本実施例では、接地抵抗２０７の接地配線に存在する寄
生抵抗に生じる電圧を下げるため、別の領域に形成され
たダイオード２３０を設けることにより、ＭＯＳ−ＦＥ
Ｔ２２９のゲート酸化膜を保護している。

第１４図は、本発明の第１１番目の実施例を示す半導体
チップ上の断面図である。

本実施例では、第２の定電圧クランプ素子として、領域
２３４，２３５，２３７をそれぞれドレイン、ゲート、
−ソースとしたＭＯＳ−ＦＥＴを用いている、このＭｏ
５−ＦＥＴは、第１４図（ｂ）では２３８に相当する。

これによって、第１２図の実施例と同じように、寄生抵
抗２０６に発生した電圧が被保護ＭＯ８−ＦＥＴに直接
印加されないので、被検ＩＭＯｓ−ＦＥＴを静電破壊か
ら保護することができる。すなわち、本実施例のように
、第２の定電圧クランプ素子としてゲートを接地したＭ
ｏ８−ＦＥＴを用いる場合には、ダイオードを用いた場
合よりも低電圧で降伏する、つまりクランプ電圧が低い
ために、−層の効果が期待できる。

第１５図は、本発明の第１２番目の実施例を示す半導体
チップ上の断面図と回路図である。

本実施例では、第２の定電圧クランプ素子として、ダイ
オード２３９がｐ型半導体領域２３１とｎ型半導体領域
２２９によって形成されている。

この場合には、ウェル２３１に接続される電源の寄生抵
抗２７１に流れる電流によりＢ点の電位も上昇すること
が考えられるが、実質的には、電流制限抵抗２０３があ
るために、第１の定電圧クランプ素子２３２を流れる電
流は小さく、Ｂ点の電位の上昇を小さく抑えることがで
きる。このとき、端子２０１に流れ込む電荷は、その殆
んどがＭｏ８−ＦＥＴ２２９を通って接地端子２０８に
バイパスされる。従って、被保護ＭＯ５−ＦＥＴ２３１
のゲートに加わる電圧を十分に小さくすることができる
。

第１６図は、本発明の第１３番目の実施例を示す半導体
チップ上の断面図と回路図である。

本実施例では、第１５図における第２の定電圧クランプ
素子のダイオードの代りに、Ｍｏ５−ＦＥＴを利用した
場合を示している。これにより、クランプ電圧を低くし
て、−層の効果を上げることができる。第１６図（ａ）
において、１番目のウェル２１１の領域２１４，２２３
，２２２で第１の定電圧クランプ素子であるＭｏ８−　
ＦＥＴを形成し、２番目のウェル２３１の領域２３４，
２３５゜２３６で第２の定電圧クランプ素子であるＭＯ
Ｓ・ＦＥＴを形成し、３番目のウェル２１２の領域２１
９．２１８，２１７で被保護ＭＯ５−ＦＥＴを形成して
いる。

第１７図は、本発明の第１４番目の実施例を示す半導体
チップ上の断面図と回路図である。

被保護素子が、ｎＭｏ５−ＦＥＴと９ＭＯ８−ＦＥＴか
らなるＣＭｏ８−　ＦＥＴである場合を示している。図
（ｂ）において、２５７は０Ｍ０８回路の９ＭＯ３−Ｆ
ＥＴ、２２９，２５６は定電圧クランプ素子であるｎＭ
ｏ８−ＦＥＴ、２４２は電源端子、２４３，２４４は電
源端子に寄生する寄生抵抗、２３８は第２の定電圧クラ
ンプ素子であるｎＭＯｓ−ＦＥＴである。図（ａ）にお
いて、２４５．２５２はそれぞれＭｏ５−ＦＥＴ２５２
５７のゲート電極、２４６，２５３はそれぞれＭｏ８−
ＦＥＴ２５６，２５７のゲート酸化膜、２４７．２４９
，２５０はｎ型の不純物領域、２４８．２５１，２５４
はｐ型の不純物領域である。

２０１は入力端子、２０８は電源端子、２４２は接地端
子である０本実施例においては、図（ｂ）に示すｎＭｏ
３−ＦＥＴ２５８が形成されている領域２５８とｎＭｏ
８−ＦＥＴ２５９が形成されている領域２５９とが、異
なった領域に作られている。第１定電圧クランプ素子と
しては、接地電位側にＭｏ３−ＦＥＴ２２９を、電源電
位側にＭＯＳ　−ＦＥＴ２５６を、それぞれ用いる。一
方、電源端子２４２と接地端子２０８の間には、チップ
内の回路により大きな寄生容量が存在する。従って、静
電気が印加された時のような高速度の現象に対しては、
端子２４２と端子２０８は導通状態と等価である。従っ
て、入力端子２０１に静電気が印加された場合には、電
流がＭｏ３−　ＦＥＴ２２９．２５６ともに流れ、寄生
抵抗２０６および２４３との間に電位差を生じるため、
この電位がＭＯ≦・ＦＥＴ２５７および２３１のゲート
酸化膜に印加されることになるが、定電圧クランプ素子
２３８と電流制限抵抗２０３によりその電圧を下げるこ
とによって、Ｍｏ８−ＦＥＴ２５７および２３１のゲー
ト酸化膜を破壊から保護する。

第１８図は、本発明の第１５番目の実施例を示す半導体
チップ上の断面図、および回路図である。

本実施例においては、保護素子をＣＭＯ３回路のデータ
入出力端子に用いている。図（ｂ）において、２６８，
２６９は、入出力端子２０１にデータを出力するための
１ＭＯ８−ＦＥＴであり、入力端子２６６．２６７に印
加される出力信号に従ってデータを出力する。一方、ｐ
ＭＯ５−ＦＥＴ２５７およびｎＭＯ５−ＦＥＴ２５９か
らなる回路は、端子２０１に与えられた信号を入力する
ための回路である。端子２５５より信号が入力される０
図（ａ）では、領域２１４，２５９，２６１がＭＯＳ−
ＦＥＴ２６９のドレイン、ゲート、ソースであり、また
領域２６５，２６３，２６２がＭＯＳ−ＦＥＴ２６８（
７）ドレイン、ゲート、ソースである。本実施例のよう
に、データを出力する端子の場合、前述の実施例のよう
な入力における電流制限抵抗２０９を使用することは、
入出力のインタフェースを確保する上で、非常に困難で
ある。

従って、端子２０１に静電気が印加された場合には、Ｍ
ＯＳ−ＦＥＴ２６８，２６９，２５６，２２９を通して
非常に大きな電流が、寄生抵抗２０６および２４３に流
れることになる。従って、電源端子２４２と接地端子２
０８における電位上昇も大きい。そこで、本実施例では
、電流制限抵抗２０３および第２定電圧クランプ素子で
あるＭＯＳ−ＦＥＴ２３８を設けることにより、大きな
電圧をＭＯＳ−ＦＥＴ２５７，２３１のゲート絶縁膜に
印加させないようにする。

第１９図は、本発明の第１６番目の実施例を示す静電破
壊テスト結果の図である。

図（ａ）が、テスト方法を示す図である。先ず、デバイ
スに対して１００ＭΩの抵抗を通してチップを充電する
。この充電は、チップと対地間の浮遊容量に行われる。

この浮遊容量の値は、通常、１〜１０ｐＦの範囲内であ
る。この充電されたデバイスは、スイッチを閉じること
により、電荷がテストピンから放電される。このテスト
方法は、チャーシトデバイス法と通常呼ばれているもの
で。

容量が小さいため静電気のエネルギーは小さいが、放電
時には抵抗がないため、スイッチを閉じた瞬間には大電
流が流れることが特徴である。従って、本発明において
は、このチャーシトデバイス法に関して、その効果が特
に著しい。

図（ｂ）では、データの入出力ピンに対して、本実施例
を適用した結果が示されている。これらの保護素子には
、第１の電流制限抵抗は特に接続されておらず、寄生抵
抗があるのみである。ここで、ピン番号１，２，４のピ
ンには、本発明が適用されていない場合、つまり第２定
電圧クランプ素子がない場合のデータであり、ピン番号
３のピンは、本発明が適用された場合を示している。ま
た、ピン番号が小さいほど接地電位を与える端子Ｖａｓ
に近い位置のピンである。図（ｂ）においては、ピン番
号１，２．４のピンに対して、２０００Ｖ以下の電圧で
ゲート絶縁膜が破壊されており、かつ、ｖｓ８端子から
遠い程、弱いことを示している０本発明を適用したピン
番号３のピンに対しては、３０００ｖでも破壊せず、本
発明の有効性を示している。

なお、これまでの実施例において、挿入されていた電流
制限抵抗９は、必ずしも必須要件ではなく、むしろこの
抵抗がない場合には、本発明の効果は著しい。

このように、本発明の各実施例においては、集積回路の
入力ピンに静電気が印加された場合に、第１の定電圧ク
ラ゛ンプ素子により静電気がバイパスされ、その第１の
定電圧クランプ素子に接続される電源配線に必然的に寄
生する寄生抵抗に発生する電位差を、第２の定電圧クラ
ンプ素子により低くすることができる。従って、電源配
線の寄生抵抗が大きい場合、回路動作上、第１の定電圧
クランプ素子と入力ピンとの間に電流制限抵抗を挿入で
きない場合には、寄生抵抗に発生する電位差が大きくな
るが、本発明によれば、その悪影響を受けないようにで
きる。そして、本発明では、特に、電流制限抵抗の入れ
られないデータ入出力ピンの場合に、従来の方法に比べ
て２倍以上の電圧の静電気に対し、静電破壊を防止でき
る。

〔発明の効果〕

以上説明したように、本発明によれば、入力端子に接続
すべき電流制限抵抗がない場合でも、十分に静電破壊耐
圧を大きくすることができるので、特にＭＯＳ−ＦＥＴ
のゲート絶縁膜を有効に保護することが可能である。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す半導体チップ上の
保護素子の回路図、レイアウト図および内部特性図、第
２図は従来の半導体チップ上の保護素子の回路図、断面
図および内部特性図、第３図は従来と本発明とを比較す
るための回路図、チップ配置図および内部電圧特性図、
第４図は本発明の第２の実施例を示す半導体チップ上の
保護素子の回路図、第５図は本発明の第３の実施例を示
す回路図、第６図は第５図の変形例を示す回路図、第７
図は本発明の第４の実施例を示す回路図、第８図は本発
明の第５の実施例を示す回路図、第９図は本発明の第６
の実施例を示す半導体チップ上のレイアウト図、第１０
図は本発明の第７の実施例を示す半導体チップ上の保護
素子の断面図、第１１図は本発明の第８の実施例を示し
、第１０図の応用を示す回路図、第１２図は本発明の第
９の実施例を示す保護素子の断面図、第１３図は本発明
の第１０番目の実施例を示す回路配置図およびレイアウ
ト図、第１４図は本発明の第１１番目の実施例を示す断
面図と配置図、第１５図は本発明の第１２番目の実施例
を示す断面図および回路配置図、第１６図は本発明の第
１３番目の実施例を示す断面図および回路配置図、第１
７図は本発明の第１４番目の実施例を示す断面図および
回路配置図、第１８図は本発明の第１５番目の実施例を
示す断面図および回路配置図、第１９図は本発明の第１
６番目の実施例を示す静電破壊テストの結果説明図であ
る。１．２０１：入力端子、２，１０１，２０９’：保護抵
抗、４：バイパス用ＭＯ８−ＦＥＴ、７，９゜３３．３
５，２０６，２０７，２７１，２４３゜２４４：接地配
線および電源配線に寄生する寄生抵抗、５，２３１，２
５７：被保護ＭＯ８−ＦＥＴ、１０２．１２３：バイパ
ス用ダイオード、３１：バイパス用寄生ＭＯ３−ＦＥＴ
、２１１：第１領域、２２８，２３１　：第２領域、２
１４：第３領域、２２６．２−３４，２２９　：第４領
域。第　　　１　　　図囚第　　　１　　　図ＣＢ）第　　　１　　図（Ｃ）第　　２　　図（＆）第　　　２　　　図第　　　２　　　図（Ｃ）時間時間第　　　３　　　図（ａ）第　　　３　　図（ｄ）（Ｒ白１”Ｒ８２＋・・・　）第　　　４　　　図第　　　５　　図第　　　６　　　図第　　　７　　　図第　　　８　　　図第　　　１０　　　図第　　　１１　　図第　　　１２　　　図第　　　１３　　　図第　　　１３　　　図ＣＢ）第　　　１４　　図（ａ）　　　　　　　　　第　　　１５　　　図第　　
　１６　　　図ｆａｌ第　　　１７　　　図（ｂ）第　　　１８　　　図（ｂ）第　　　１９　　　図（ａ）　　　　　　　　　　　　　テストピン（Ｎｏ３
は本発明）

Claims

【特許請求の範囲】１、入力端子に接続された第１の定電圧クランプ素子と
、該入力端子に一端が接続された第２の電流制限抵抗と
、該電流制限抵抗の他端に接続された第２の定電圧クラ
ンプ素子と、該第２の定電圧クランプ素子により保護さ
れる被保護素子とを含む半導体集積回路であって、該半
導体集積回路は半導体基板と該半導体基板内に形成され
た第１導電型の第１領域および第２領域を含み、上記第
１の定電圧クランプ素子は上記第１領域内に形成された
第２導電型の第３領域により少なくともその一部が形成
され、上記第２の定電圧クランプ素子は上記第２領域内
に形成された第２導電型の第４領域により少なくともそ
の一部が形成されることを特徴とする半導体集積回路。２、特許請求の範囲第１項記載の半導体集積回路におい
て、上記第１領域と第２領域とはそれぞれ第１および第
２のオーミック接触手段を介して所定の動作電位に接続
されることを特徴とする半導体集積回路。３、特許請求の範囲第１項記載の半導体集積回路におい
て、入出力共通端子を備えた半導体チップ上に、入力回
路と出力回路が形成される領域を分離した位置に形成し
、それぞれの領域には所定の電位に固定するための第１
および第２の電源配線を接続し、上記入力回路に接続さ
れた第２の電源配線には、第２の定電圧クランプ素子を
接続することを特徴とする半導体集積回路。４、入力端子に接続された第１の電流制限抵抗と、該電
流制限抵抗の他端に接続された第１の定電圧クランプ素
子と、該定電圧クランプ素子が一端に接続され、他端に
は第１の電源端子が接続された第１の配線と、上記第１
の定電圧クランプ素子の一端に接続された第２の電流制
限抵抗と、該電流制限抵抗の他端に接続された第２の定
電圧クランプ素子と、該定電圧クランプ素子が一端に接
続され、他端には第１の電源端子が接続された第２の配
線と、上記第２の電流制限抵抗の他端にゲート電極また
はドレイン電極が接続された被保護ＭＩＳ・ＦＥＴとを
有することを特徴とする半導体集積回路。５、上記第１の電流制限抵抗の値をＲ＿Ｐ、第１の定電
圧クランプ素子のクランプ電圧をＶ＿Ｃ、第１の配線の
寄生抵抗をＲ＿Ｓ被保護ＭＩＳ・ＦＥＴのゲート酸化膜
の永久破壊を生じる電圧をＶ＿Ｂ、サージ電圧をＶ＿Ｔ
としたとき、次の条件下で使用されることを特徴とする
特許請求の範囲第４項記載の半導体集積回路。Ｖ＿Ｂ＜（Ｖ＿Ｔ−Ｖ＿Ｃ）（Ｒ＿Ｐ）／（Ｒ＿Ｐ＋Ｒ
＿Ｓ）＋Ｖ＿Ｃ