JPH0112432Y2 - - Google Patents
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- JPH0112432Y2 JPH0112432Y2 JP19477581U JP19477581U JPH0112432Y2 JP H0112432 Y2 JPH0112432 Y2 JP H0112432Y2 JP 19477581 U JP19477581 U JP 19477581U JP 19477581 U JP19477581 U JP 19477581U JP H0112432 Y2 JPH0112432 Y2 JP H0112432Y2
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本考案は位相比較装置に関し、例えば周波数逓
倍回路に適用し得るものである。 周波数逓倍回路としては従来第１図に示す如き
構成のPLL回路を用いたものがあつた。すなわ
ち入力端子１に到来する入力信号Vioの周波数R
をＮ逓倍して周波数がＮ・Rの出力信号Vputを出
力端子２に得ようとする場合、入力信号Vioを位
相比較器３に入力して１／Ｎ分周回路４の出力S1
と位相を比較してその位相差に対応した立上り幅
のパルス出力S2を得、このパルス出力S2をローパ
スフイルタ５において直流化して電圧制御型発振
器６に制御信号S3として与える。この発振器６は
入力信号Vioの周波数RのほぼＮ倍の周波数Ｎ・
Rをもつ発振出力S4を発生し、１／Ｎ分周回路４
において分周して周波数が入力信号Vioの周波数
Rとほぼ同一の比較信号S1として位相比較器３に
フイードバツクする。しかるに位相比較器３の入
力Vio及びS1間に分波数の差があればこれに対応
する位相比較器３の出力S2によつて発振器６がこ
の周波数の差を無くす方向に制御され、かくして
発振器６の出力S4の周波数が入力信号Vioの周波
数のＮ倍の周波数にロツクされて逓倍出力信号
Vputとして送出される。 この構成の周波数逓倍回路は位相比較器３にお
いてほぼ同じ周波数の２つの比較信号の位相を比
較して分周回路４の出力S1に従つて発振器６の出
力S4の周波数をロツクするようになされているの
で、１／Ｎ分周回路４を不可欠の要素として必要
とする。しかるにこの分周回路４は実際上多数の
素子で構成されるので、簡易な構成の周波数逓倍
回路を得るためには一定の限度があり、特にIC
として製造する場合に素子数を少なくできない不
都合がある。 この問題を解決するため第２図に示すように第
１図の分周回路４を用いないで逓倍出力信号を得
ることができるように構成が考えられている。 しかるにこのようにすると、位相比較器３は入
力端子１に与えられる周波数Rの入力信号Vioと
電圧制御型発振器６において発生される周波数
Ｎ・R（Ｎは３以上の奇数）の逓倍出力信号Vput
でなるフイードバツク信号S4とを直接比較してそ
の位相差に応じて変化する位相差検出出力S2を得
なければならない。この要求を一応満足するもの
として掛算器でなるエクスクルーシブオア回路構
成のものを適用できるが、このように構成すると
原理上逓倍比Ｎを大きくすると位相比較器３の位
相検出出力S2の振幅は同一であるにもかかわら
ず、ローパスフイルタ５の検波能率が低下して出
力S3のレベルが低下して行き、これにより感度が
低下して行くことを避け得ない。 すなわち第３図に示す如く、入力信号Vio（第３
図Ａ）の周波数と発振器６の出力信号S4（第３図
Ｂ）の周波数とが同一の場合、両者に位相差がな
いとき第３図Ｃに示す如くデユーテイ比０の実線
図示の差電圧S2が得られるのに対して、第３図Ｄ
に示す如く最大位相差が生じて逆相になつたとき
第３図Ｅに示す如くデユーテイ比が１の差電圧S2
が得られる。従つてこの場合フイルタ回路５から
得られる位相差検出出力S3のレベルは点線図示の
ように入力信号Vioに対してデユーテイ１（＝０〜
１）に相当する変化幅をもつことになる。 次に入力信号Vio（第４図Ａ）の周波数に対して
３逓倍の出力信号S4（第４図Ｂ）が与えられた場
合、両者に位相差がないとき第４図Ｃに示す如く
デユーテイ比が1/3の差電圧S2が得られるのに対
して第４図Ｄに示す如く最大位相差時に1/6周期
だけずれたとき第４図Ｅに示す如くデユーテイ比
が2/3の差電圧S2が得られる。従つてこの場合の
位相差検出出力S3のレベルは入力信号Vioに対し
てデユーテイ1/3＝（1/3〜2/3）に相当する変化幅
をもつことになる。 次に入力信号Vio（第５図Ａ）の周波数に対して
５逓倍の出力信号S4（第５図Ｂ）が与えられた場
合、両者に位相差がないとき第５図Ｃに示す如く
デユーテイ比が2/5の差電圧S2が得られるのに対
して最大位相差時に第５図Ｄに示す如く1/10周期
だけずれたとき第５図Ｅに示す如くデユーテイが
３／５の差電圧S2が得られる。従つてこの場合の位
相差検出出力S3のレベルは入力信号Vioに対して
デユーテイ1/5（＝2/5〜3/5）に相当する変化幅
をもつことになる。 このように掛算器構成の位相比較回路３はＮ逓
倍の出力信号S4が与えられたとき、逓倍数Ｎを３
以上の奇数に選定することによりデユーテイが位
相差に応じて変化する差電圧S2を得ることができ
る。かくしてこの差電圧S2を検波して位相差検出
出力S3を得ることにより、第１図について上述し
た１／Ｎ分周回路４を省略した簡易な構成の位相
比較装置を実現し得るが、この構成によると、第
３図について上述したように、位相差検出出力S3
のレベルの変化幅は１／Ｎになり、このことは検
波能率が１／Ｎに低下することを意味する。 以上の点を考慮して本考案はローパスフイルタ
５の検波能率の低下を有効に補償し得る位相比較
回路を提案しようとするものである。 以下図面について本考案の一例を詳述するに、
この場合周波数逓倍回路は第６図に示す構成を有
する。第６図において４１は移相量を制御できる
移相回路で、差動増幅器構成の増幅回路４２の両
相出力S21及び21を受けてその位相を直流電圧
である移相制御信号S22に応じて移相させ、正相
及び逆相信号S23及び23でなる移相出力S24をリ
ミツタ増幅回路４３及び端子４４を介して例えば
セラミツクフイルタでなる狭帯域バンドパスフイ
ルタ４５に与える。このフイルタ４５は移相出力
S24のうち得べき奇数逓倍周波数（この場合３逓
倍）成分を通過させ、このフイルタ出力S25を増
幅回路４２にフイードバツクすると共に出力端子
４６から周波数逓倍出力信号Vputとして送出す
る。 このようにして移相回路４１−リミツタ増幅回
路４３−狭帯域バンドパスフイルタ４５−増幅回
路４２−移相回路４１のループによつて狭帯域バ
ンドパスフイルタ４５の通過帯域にある周波数成
分についての発振ループが構成され、その位相
（従つて周波数）が移相回路４１に与えられる移
相制御信号S22によつて制御され、かくしてこの
ループにより一種の電圧制御型（VCO）発振系
が形成されている。 一方移相回路４１の移相出力S24が位相比較回
路４７に与えられ、その位相が入力端子４８に到
来する入力信号Vioの位相と比較され、位相差に
対応したデユーテイ比を有する矩形波信号でなる
比較出力S26が比較回路４７からローパスフイル
タ４９に送出される。ここで比較回路４７は移相
回路４１において得られるほぼ逓倍周波数の出力
信号Vputの周波数（すなわち入力信号Vioの周波
数SCの３倍の周波数3SC）の移相出力信号S24と、
周波数SCの入力信号Vioとを比較することによ
り、ほぼ逓倍周波数出力信号Vputの周波数3SCで
変化する矩形波信号S26を送出する。 ローパスフイルタ４９はこの矩形波信号S26を
直流化するローパスフイルタ回路部５０と、その
出力側に接続された端子５１と接地との間に接続
された大容量の調波除去用コンデンサ５２とを有
し、このコンデンサ５２によつてローパスフイル
タ回路部５０の直流出力に逓倍周波数3SCより低
次の調波成分（すなわち１次、２次調波SC，
2SC）が混入しているときこれをカツトオフでき
程度に十分低いカツトオフ周波数のフイルタ回路
を形成するようになされている。 このローパスフイルタ４９の直流電圧出力は移
相回路４１に対する移相制御信号S22として送出
される。 移相回路４１は第７図に示す如く差動増幅器構
成のシユミツト回路６１及び電流分配回路６２を
直列に出力用抵抗６３に接続し、この出力用抵抗
６３を通つて電源VCCから流れる電流Ｗをシユミ
ツト回路６１及び電流分配回路６２で制御するこ
とにより出力用抵抗６３に生ずる電圧変化を移相
出力S24として送出するようになされている。 シユミツト回路６１は第８図Ａに示す如く２つ
のスレシヨルドレベルVH及びVLを有し、移相入
力信号S21及び21の差電圧eioが第１の高いスレ
シヨルドレベルVHより高くなつたとき論理「１」
に立上りその後移相出力信号eioが第２の低いス
レシヨルドレベルVLより低くなつたとき論理
「０」に立下る電圧変化が抵抗６３の両端に生ず
るように抵抗６３に流れる電流を制御する。第１
及び第２のスレシヨルドレベルVH及びVLは入力
信号eioの平均直流レベルVDCを挾んで対称的に設
定され、これにより抵抗６３から入力信号eioの
１／２周期ごとにレベルが変化する第８図Ｂに示す
矩形波出力S24を送出する。 一方電流分配回路６２は移相制御信号S22に応
じてシユミツト回路６１を通じて出力用抵抗６３
を流れる電流の分配率ｘを変更するようにし、こ
れにより第９図に示すようにシユミツト回路６１
の第１及び第２のスレシヨルドレベルVH及びVL
を平均直流レベルVDCを挾んで対称的かつ相反的
に変更させるようになされている。かくして移相
制御信号S22が高くなれば電流分配率ｘを大きく
して第８図Ａに示すようにスレシヨルドレベル
VH及びVLを直流レベルVDCから離れたレベルVH1
及びVL1に変更することにより出力信号S24の位相
θをθ1に遅らせ（第８図Ｄ）、また逆に移相制御
信号S22が低くなれば電流分配率ｘを小さくして
スレシヨルドレベルVH及びVLを直流レベルVDCに
近いレベルVH2及びVL2に変更することにより出
力信号S24の位相θをθ2に進める（第８図Ｃ）よ
うになされている。 このようにして移相回路４１（第６図）は移相
制御信号S22の大きさに応じて移相入力信号S21及
び21に対する移相量を変更するが、移相入力信
号S21及び21を入力するライン６４を及び６５
は出力用抵抗６３に並列的に接続されこのライン
６４及び６５間に生ずる電圧変化を移相出力信号
S24としてリミツタ増幅回路４２（第６図）に送
出する。 これと共にこの移相出力信号S24は起動回路５
３に与えられ、上述のように移相回路４１及びフ
イルタ４５を含んで構成される発振系が発振動作
をしていない停止状態にあるとき、これを検出し
てローパスフイルタ４９の出力端と接地との間に
接続されたスイツチ回路５４をオン制御する。か
くして移相回路４１の移相制御信号端を接地して
移相回路４１の電流分配回路６２の電流分配率ｘ
を強制的に０に保持することによりシユミツト回
路６１を非動作状態にさせる。従つてこのときラ
イン６４及び６５に到来する移相入力信号S21及
び21はシユミツト回路６１によつて何らの変更
を受けることくなくそのまま通過して移相出力信
号S24として送出される。 なお実装上第６図の点線で囲まれた部分はIC
によつて構成されている。 第６図の構成において、移相回路４１から第８
図Ｂに示すようなデユーテイ比がほぼ1/2の矩形
波信号として移相出力信号S24が得られると、リ
ミツタ増幅器４３で増幅された後狭帯域フイルタ
４５で逓倍周波数3SCの正弦波信号に変換され、
周波数逓倍出力信号Vputとして送出されると共
に、移相回路４１に移相入力信号S21及び21と
してフイードバツクされ、かくしてVCO発振系
が発振する。 そして移相回路４１の移相出力信号S24が所定
の位相ロツク条件から進み又は遅れると、これを
位相比較回路４７が入力信号Vioと比較してロー
パスフイルタ４９を通じて移相制御信号S22のレ
ベルを低下又は上昇させる。このとき移相回路４
１の電流分配回路６２の分配率ｘを低下又は上昇
させることにより移相出力信号S24の移相量θを
減少又は増大させ、これにより移相出力信号S24
の位相を所定のロツク条件に戻させる。 従つてVCO発振系は入力信号Vioの位相にロツ
クされ、換言すれば入力信号Vioの周波数SCの３
倍の周波数3SCにロツクされた状態で発振動作を
維持することになる。 そしてこの発振状態において、ローパスフイル
タ４９から得られる移相制御信号S22は調波除去
用コンデンサ５２によつて周波数がSC，2SCの１
次、２次調波成分を除去されるので、逓倍出力信
号Vputに混入する可能性を十分に回避させること
ができる。 この発振状態において例えば出力端子４６の外
部回路において逓倍出力信号Vputが短絡されてこ
の発振が停止したとき、又は初期始動時におい
て、起動回路５３は移相回路４１からの移相出力
信号S24のデユーテイ比が1/2ではなく連続的にア
ンバランスであることに基づいてVCO発振系が
発振していないことを検出し、スイツチ回路５４
をオン動作させて移相制御信号S22のレベルを接
地に落すことにより移相回路４１のシユミツト回
路６１の動作を停止させる。このとき移相入力信
号S21及び21はそのままリミツタ増幅回路４３
に通過するから、狭帯域フイルタ４５の出力端に
その通過帯域にある微小信号が得られれば、これ
が増幅回路４２及び４３によつて増幅されて狭帯
域フイルタ４５にフイードバツクされることによ
りVCO発振系は急速に発振動作を成長させて行
く。そこでやがて起動回路５３が移相回路４１の
移相出力信号S24のデユーテイ比がほぼ1/2になつ
たことを検出すればスイツチ回路５４をオフ動作
させてフイルタ４９から移相回路４１への移相制
御信号S22の入力ができるようになる。 因みにその際に位相比較回路４７がVCO発振
系を位相ロツク状態に引き込むためのプルインレ
ンジは比較的狭いと考えられるが、移相回路４１
の移相出力信号S24の周波数は狭帯域バンドパス
フイルタ４５によつて狭い範囲に限定されている
ので、容易にロツク状態に引き込むことができ
る。 第６図の位相比較回路４７及びローパスフイル
タ５０は第１０図の構成をもつ。 位相比較回路４７は定電流源Ｋ３１と共に差動
増幅器を構成するトランジスタＴ５１及びＴ５２
でなる第１のスイツチ回路７３と、このトランジ
スタＴ５１及びＴ５２のコレクタにそれぞれエミ
ツタを共通に接続する差動動作をする２組の一対
のトランジスタＴ５３，Ｔ５４及びＴ５５，Ｔ５
６でなる第２のスイツチ回路７４とを有する掛算
器で構成されている。第１のスイツチ回路７３の
トランジスタＴ５１及びＴ５２のベースには基準
電圧VREF2が与えられると共に一方のトランジス
タＴ５１のベースに入力信号Vioが与えられる。
また、第２のスイツチ回路７４のトランジスタＴ
５４及びＴ５５のベースに移相回路４１の正相移
相出力信号S23が与えられると共にトランジスタ
Ｔ５３及びＴ５６のベースに逆相移相出力信号
23が与えられる。 かくしてトランジスタＴ５１及びＴ５２が入力
信号Vio（第１１図Ａ）のレベルの変化に応じてそ
の周波数でオンオフ動作すると共に（第１１図Ｄ
及びＥ）、トランジスタＴ５３，Ｔ５６及びＴ５
４，Ｔ５５が移相回路４１の移相出力S23及び
23（第１１図Ｂ及びＣ）のレベルの変化に応じて
その周波数でオンオフ動作する（第１１図Ｆ、Ｉ
及びＧ，Ｈ）。すなわち第１１図の期間W1におい
てトランジスタＴ５１にトランジスタＴ５２に与
えられている基準電圧VREF2より高い論理「１」
レベルレの入力信号Vioが到来したとき、トラン
ジスタＴ５１がオンになることによりトランジス
タＴ５３及びＴ５４を通じて接続点Ｐ３１及びＰ
３２にそれぞれ移相出力信号S23と同相及び逆相
の電流I11及びI12（第１１図Ｊ及びＫ）が流れる。
またその後の期間W2になつてトランジスタＴ５
１にトランジスタＴ５２に与えられている基準電
圧VREF2より低い論理「０」レベルの入力信号Vio
が到来すると、トランジスタＴ５２がオンになる
ことによりトランジスタＴ５５及びＴ５６を通じ
て接続点Ｐ３１及びＰ３２にそれぞれ移相出力信
号S23と逆相及び同相の電流I11及びI12（第１１図
Ｊ及びＫ）が流れる。以後期間W1及びW2と同様
の動作が順次繰返される。 この接続点Ｐ３１及びＰ３２の電流はローパス
フイルタ回路５０の抵抗Ｒ３１及びＰ３２を通じ
て流れて電圧降下を生じ、コンデンサＣ３１の両
端の接続点Ｐ３１及びＰ３２間に第１１図Ｌにお
いて点線で示すように、入力信号Vioが論理「１」
の期間W1のとき移相出力信号S23と逆相でありか
つ入力信号Vioが論理「０」の期間W2のとき移相
出力信号S23と同相となる矩形波でなる差動圧
VDEFが与えられることになる。しかし実際上コン
デンサＣ３１はこの電圧VDEFを積分して電圧VDEF
の立上り幅に相当する実線図示の直流電圧EDCを
トランジスタＴ５７及びＴ５８でなる差動増幅器
７５の出力抵抗７６を介して移相制御信号S22と
して出力する。 例えば今第１２図Ｃ１に示すように、移相出力
信号S23の位相が入力信号Vio（第１２図Ａ）に対
して遅れている状態で所定の移相ロツク条件が成
立するとすれば、差電圧VDEFは約1/2周期の区間
の間立上ることになり、、従つてコンデンサＣ３
１の両端電圧EDCは立上り及び立下りレベルのほ
ぼ中央レベルに得られる（第１２図Ｃ２）。 これに対してこの所定の移相ロツク条件から第
１２図Ｂ１に示すように入力信号Vioに対する移
相出力信号S23の位相が進めば差電圧VDEFは約1/3
周期の区間だけ立上るので両端電圧EDCはほぼ立
上りレベル及び立下りレベル間の1/3のレベルに
低下し（第１２図Ｂ２）、また第１２図Ｄ１に示
すように入力信号Vioに対する移相出力信号S23の
位相が遅れれば差電圧VDEFの立上り区間が広くな
るので両端電圧EDCはこれに応じて高くなる（第
１２図Ｄ２）。 従つてこの直流電圧EDCを用いて移相回路４１
を制御して移相出力信号S24の位相が進み又は遅
れて直流電圧EDCが低下し又は上昇したとき移相
量を低減させ又は増大させることにより、位相ロ
ツク状態を確実に維持できる。 以上の構成に加えて第１０図の位相比較回路４
７及びローパスフイルタ５０は第３図〜第５図に
ついて上述した検波能率の低下を補償するため、
出力抵抗Ｒ３１及びＲ３２の抵抗値Ｒとこれを流
れる電流Ｉとの積IRを差動トランジスタＴ５３，
Ｔ５４及びＴ５５，Ｔ５６のダイナミツクレンジ
の限界まで増大させるため、次のような構成をも
つ。 これをローパスフイルタ回路５０の接続点Ｐ３
１及びＰ３２間に得られる電圧について検討して
みるに、従来は接続点Ｐ３１及びＰ３２間に第１
１図Ｌについて上述した電圧EDCを得るために、
第１３図Ａに示す如く電源電圧VCCとトランジス
タＴ５３，Ｔ５４及びＴ５５，Ｔ５６のダイナミ
ツクレンジの下限レベルVDLとの間を最大限に利
用できるように出力抵抗Ｒ３１及びＲ３２の降下
電圧の振幅VR（＝IR）を IR＝VCC−VDL ……(1) に決めていた。 しかるにこのときコンデンサＣ３１によつて積
分検波されて得られる位相検出出力EDCの変化幅
VDは第４図について上述した３逓倍回路の場合、
振幅VRの1/3になる（一般にＮ逓倍回路の場合
１／Ｎになる）。そしてこの位相検出出力EDCは第
１３図Ａの振幅VRの1/2のレベルに発生する。因
みにこのようにするのは、トランジスタＴ５３，
Ｔ５４及びＴ５５，Ｔ５６のダイナミツクレンジ
の下限レベルVDL以下の範囲ではこれらのトラン
ジスタがトランジスタ動作をする保障がないか
ら、ダイナミツクレンジをはずれるような回路条
件は選定しないという原則的考え方に立つている
ためである。 これに対して第１０図の構成の場合は、第１３
図Ｂに示す如く、差電圧VDEFの振幅VRをトラン
ジスタＴ５３，Ｔ５４及びＴ５５，Ｔ５６のダイ
ナミツクレンジの下限レベルVDL以下になるまで
拡大し、その限度はこの差電圧VDEFを積分検波し
て得られる位相差検出出力EDCのピーク値がトラ
ンジスタＴ５３，Ｔ５４及びＴ５５，Ｔ５６のダ
イナミツクレンジの下限レベルVDL以下にならな
いようにな値にすることである。 そのため第１３図Ｂにおいては、IR積の値を
第１３図Ａの従来の場合に対して一般式で2N／
（Ｎ＋１）倍、従つてＮ＝３の場合3/2＝1.5倍に
選定し、 IR＝3/2（VCC−VDL ……(2) になるようにする。 このようにすれば、差電圧VDEFの振幅が1.5倍
になると共に位相差検出出力EDCの値も1.5倍にな
り、このことは位相差検出感度が1.5倍に上つた
ことを相当する。 一般的に言つてＮ逓倍回路（Ｎは３以上の奇
数）における拡大倍率ｋ＝2N／（Ｎ＋１）は次
のようにして決める。すなわちダイナミツクレン
ジの下限レベルVDLから電源電圧VCCまでの幅
（換言すれば従来の差電圧VDEFの振幅値VR）に対
して、位相差検出出力EDCの変化幅VDは第１３図
Ａに示す如く、 VD＝VR／Ｎ ……(3) になる。これに対してIR積をｋ倍にすると、第
１３図Ｂに示す如く差電圧VDCは下限レベルVDL
より低いレベルに振れる値kVRにまで拡大される
と共に、位相差検出出力EDCの変化幅もkVDにま
で拡大されてその下限値が下限レベルVDLと一致
するまで許容される。 しかるに第１３図Ｂにおいて、電源VCC及び下
限レンジVDL間の電圧VRは VR＝1/2kVR＋1/2kVD ……(4) であるから、これよりｋを求めれば、 ｋ＝2VR／VR＋VD ……(5) となる。ここでVR＝１と考えれば、(3)式よりVD
＝１／Ｎとなるからこれを(5)式に代入すれば ｋ＝２／１＋１／Ｎ＝2N／Ｎ＋１ ……(6) となり、位相差検出出力EDCの振幅kVDは kVD＝2N／Ｎ＋１・１／Ｎ＝２／Ｎ＋１……(7) となり、１／Ｎから２／Ｎ＋１に拡大されたことに なる。この関係をＮ＝１，３，５，７…の場合に
ついて例示すれば、第１表のようになる。
倍回路に適用し得るものである。 周波数逓倍回路としては従来第１図に示す如き
構成のPLL回路を用いたものがあつた。すなわ
ち入力端子１に到来する入力信号Vioの周波数R
をＮ逓倍して周波数がＮ・Rの出力信号Vputを出
力端子２に得ようとする場合、入力信号Vioを位
相比較器３に入力して１／Ｎ分周回路４の出力S1
と位相を比較してその位相差に対応した立上り幅
のパルス出力S2を得、このパルス出力S2をローパ
スフイルタ５において直流化して電圧制御型発振
器６に制御信号S3として与える。この発振器６は
入力信号Vioの周波数RのほぼＮ倍の周波数Ｎ・
Rをもつ発振出力S4を発生し、１／Ｎ分周回路４
において分周して周波数が入力信号Vioの周波数
Rとほぼ同一の比較信号S1として位相比較器３に
フイードバツクする。しかるに位相比較器３の入
力Vio及びS1間に分波数の差があればこれに対応
する位相比較器３の出力S2によつて発振器６がこ
の周波数の差を無くす方向に制御され、かくして
発振器６の出力S4の周波数が入力信号Vioの周波
数のＮ倍の周波数にロツクされて逓倍出力信号
Vputとして送出される。 この構成の周波数逓倍回路は位相比較器３にお
いてほぼ同じ周波数の２つの比較信号の位相を比
較して分周回路４の出力S1に従つて発振器６の出
力S4の周波数をロツクするようになされているの
で、１／Ｎ分周回路４を不可欠の要素として必要
とする。しかるにこの分周回路４は実際上多数の
素子で構成されるので、簡易な構成の周波数逓倍
回路を得るためには一定の限度があり、特にIC
として製造する場合に素子数を少なくできない不
都合がある。 この問題を解決するため第２図に示すように第
１図の分周回路４を用いないで逓倍出力信号を得
ることができるように構成が考えられている。 しかるにこのようにすると、位相比較器３は入
力端子１に与えられる周波数Rの入力信号Vioと
電圧制御型発振器６において発生される周波数
Ｎ・R（Ｎは３以上の奇数）の逓倍出力信号Vput
でなるフイードバツク信号S4とを直接比較してそ
の位相差に応じて変化する位相差検出出力S2を得
なければならない。この要求を一応満足するもの
として掛算器でなるエクスクルーシブオア回路構
成のものを適用できるが、このように構成すると
原理上逓倍比Ｎを大きくすると位相比較器３の位
相検出出力S2の振幅は同一であるにもかかわら
ず、ローパスフイルタ５の検波能率が低下して出
力S3のレベルが低下して行き、これにより感度が
低下して行くことを避け得ない。 すなわち第３図に示す如く、入力信号Vio（第３
図Ａ）の周波数と発振器６の出力信号S4（第３図
Ｂ）の周波数とが同一の場合、両者に位相差がな
いとき第３図Ｃに示す如くデユーテイ比０の実線
図示の差電圧S2が得られるのに対して、第３図Ｄ
に示す如く最大位相差が生じて逆相になつたとき
第３図Ｅに示す如くデユーテイ比が１の差電圧S2
が得られる。従つてこの場合フイルタ回路５から
得られる位相差検出出力S3のレベルは点線図示の
ように入力信号Vioに対してデユーテイ１（＝０〜
１）に相当する変化幅をもつことになる。 次に入力信号Vio（第４図Ａ）の周波数に対して
３逓倍の出力信号S4（第４図Ｂ）が与えられた場
合、両者に位相差がないとき第４図Ｃに示す如く
デユーテイ比が1/3の差電圧S2が得られるのに対
して第４図Ｄに示す如く最大位相差時に1/6周期
だけずれたとき第４図Ｅに示す如くデユーテイ比
が2/3の差電圧S2が得られる。従つてこの場合の
位相差検出出力S3のレベルは入力信号Vioに対し
てデユーテイ1/3＝（1/3〜2/3）に相当する変化幅
をもつことになる。 次に入力信号Vio（第５図Ａ）の周波数に対して
５逓倍の出力信号S4（第５図Ｂ）が与えられた場
合、両者に位相差がないとき第５図Ｃに示す如く
デユーテイ比が2/5の差電圧S2が得られるのに対
して最大位相差時に第５図Ｄに示す如く1/10周期
だけずれたとき第５図Ｅに示す如くデユーテイが
３／５の差電圧S2が得られる。従つてこの場合の位
相差検出出力S3のレベルは入力信号Vioに対して
デユーテイ1/5（＝2/5〜3/5）に相当する変化幅
をもつことになる。 このように掛算器構成の位相比較回路３はＮ逓
倍の出力信号S4が与えられたとき、逓倍数Ｎを３
以上の奇数に選定することによりデユーテイが位
相差に応じて変化する差電圧S2を得ることができ
る。かくしてこの差電圧S2を検波して位相差検出
出力S3を得ることにより、第１図について上述し
た１／Ｎ分周回路４を省略した簡易な構成の位相
比較装置を実現し得るが、この構成によると、第
３図について上述したように、位相差検出出力S3
のレベルの変化幅は１／Ｎになり、このことは検
波能率が１／Ｎに低下することを意味する。 以上の点を考慮して本考案はローパスフイルタ
５の検波能率の低下を有効に補償し得る位相比較
回路を提案しようとするものである。 以下図面について本考案の一例を詳述するに、
この場合周波数逓倍回路は第６図に示す構成を有
する。第６図において４１は移相量を制御できる
移相回路で、差動増幅器構成の増幅回路４２の両
相出力S21及び21を受けてその位相を直流電圧
である移相制御信号S22に応じて移相させ、正相
及び逆相信号S23及び23でなる移相出力S24をリ
ミツタ増幅回路４３及び端子４４を介して例えば
セラミツクフイルタでなる狭帯域バンドパスフイ
ルタ４５に与える。このフイルタ４５は移相出力
S24のうち得べき奇数逓倍周波数（この場合３逓
倍）成分を通過させ、このフイルタ出力S25を増
幅回路４２にフイードバツクすると共に出力端子
４６から周波数逓倍出力信号Vputとして送出す
る。 このようにして移相回路４１−リミツタ増幅回
路４３−狭帯域バンドパスフイルタ４５−増幅回
路４２−移相回路４１のループによつて狭帯域バ
ンドパスフイルタ４５の通過帯域にある周波数成
分についての発振ループが構成され、その位相
（従つて周波数）が移相回路４１に与えられる移
相制御信号S22によつて制御され、かくしてこの
ループにより一種の電圧制御型（VCO）発振系
が形成されている。 一方移相回路４１の移相出力S24が位相比較回
路４７に与えられ、その位相が入力端子４８に到
来する入力信号Vioの位相と比較され、位相差に
対応したデユーテイ比を有する矩形波信号でなる
比較出力S26が比較回路４７からローパスフイル
タ４９に送出される。ここで比較回路４７は移相
回路４１において得られるほぼ逓倍周波数の出力
信号Vputの周波数（すなわち入力信号Vioの周波
数SCの３倍の周波数3SC）の移相出力信号S24と、
周波数SCの入力信号Vioとを比較することによ
り、ほぼ逓倍周波数出力信号Vputの周波数3SCで
変化する矩形波信号S26を送出する。 ローパスフイルタ４９はこの矩形波信号S26を
直流化するローパスフイルタ回路部５０と、その
出力側に接続された端子５１と接地との間に接続
された大容量の調波除去用コンデンサ５２とを有
し、このコンデンサ５２によつてローパスフイル
タ回路部５０の直流出力に逓倍周波数3SCより低
次の調波成分（すなわち１次、２次調波SC，
2SC）が混入しているときこれをカツトオフでき
程度に十分低いカツトオフ周波数のフイルタ回路
を形成するようになされている。 このローパスフイルタ４９の直流電圧出力は移
相回路４１に対する移相制御信号S22として送出
される。 移相回路４１は第７図に示す如く差動増幅器構
成のシユミツト回路６１及び電流分配回路６２を
直列に出力用抵抗６３に接続し、この出力用抵抗
６３を通つて電源VCCから流れる電流Ｗをシユミ
ツト回路６１及び電流分配回路６２で制御するこ
とにより出力用抵抗６３に生ずる電圧変化を移相
出力S24として送出するようになされている。 シユミツト回路６１は第８図Ａに示す如く２つ
のスレシヨルドレベルVH及びVLを有し、移相入
力信号S21及び21の差電圧eioが第１の高いスレ
シヨルドレベルVHより高くなつたとき論理「１」
に立上りその後移相出力信号eioが第２の低いス
レシヨルドレベルVLより低くなつたとき論理
「０」に立下る電圧変化が抵抗６３の両端に生ず
るように抵抗６３に流れる電流を制御する。第１
及び第２のスレシヨルドレベルVH及びVLは入力
信号eioの平均直流レベルVDCを挾んで対称的に設
定され、これにより抵抗６３から入力信号eioの
１／２周期ごとにレベルが変化する第８図Ｂに示す
矩形波出力S24を送出する。 一方電流分配回路６２は移相制御信号S22に応
じてシユミツト回路６１を通じて出力用抵抗６３
を流れる電流の分配率ｘを変更するようにし、こ
れにより第９図に示すようにシユミツト回路６１
の第１及び第２のスレシヨルドレベルVH及びVL
を平均直流レベルVDCを挾んで対称的かつ相反的
に変更させるようになされている。かくして移相
制御信号S22が高くなれば電流分配率ｘを大きく
して第８図Ａに示すようにスレシヨルドレベル
VH及びVLを直流レベルVDCから離れたレベルVH1
及びVL1に変更することにより出力信号S24の位相
θをθ1に遅らせ（第８図Ｄ）、また逆に移相制御
信号S22が低くなれば電流分配率ｘを小さくして
スレシヨルドレベルVH及びVLを直流レベルVDCに
近いレベルVH2及びVL2に変更することにより出
力信号S24の位相θをθ2に進める（第８図Ｃ）よ
うになされている。 このようにして移相回路４１（第６図）は移相
制御信号S22の大きさに応じて移相入力信号S21及
び21に対する移相量を変更するが、移相入力信
号S21及び21を入力するライン６４を及び６５
は出力用抵抗６３に並列的に接続されこのライン
６４及び６５間に生ずる電圧変化を移相出力信号
S24としてリミツタ増幅回路４２（第６図）に送
出する。 これと共にこの移相出力信号S24は起動回路５
３に与えられ、上述のように移相回路４１及びフ
イルタ４５を含んで構成される発振系が発振動作
をしていない停止状態にあるとき、これを検出し
てローパスフイルタ４９の出力端と接地との間に
接続されたスイツチ回路５４をオン制御する。か
くして移相回路４１の移相制御信号端を接地して
移相回路４１の電流分配回路６２の電流分配率ｘ
を強制的に０に保持することによりシユミツト回
路６１を非動作状態にさせる。従つてこのときラ
イン６４及び６５に到来する移相入力信号S21及
び21はシユミツト回路６１によつて何らの変更
を受けることくなくそのまま通過して移相出力信
号S24として送出される。 なお実装上第６図の点線で囲まれた部分はIC
によつて構成されている。 第６図の構成において、移相回路４１から第８
図Ｂに示すようなデユーテイ比がほぼ1/2の矩形
波信号として移相出力信号S24が得られると、リ
ミツタ増幅器４３で増幅された後狭帯域フイルタ
４５で逓倍周波数3SCの正弦波信号に変換され、
周波数逓倍出力信号Vputとして送出されると共
に、移相回路４１に移相入力信号S21及び21と
してフイードバツクされ、かくしてVCO発振系
が発振する。 そして移相回路４１の移相出力信号S24が所定
の位相ロツク条件から進み又は遅れると、これを
位相比較回路４７が入力信号Vioと比較してロー
パスフイルタ４９を通じて移相制御信号S22のレ
ベルを低下又は上昇させる。このとき移相回路４
１の電流分配回路６２の分配率ｘを低下又は上昇
させることにより移相出力信号S24の移相量θを
減少又は増大させ、これにより移相出力信号S24
の位相を所定のロツク条件に戻させる。 従つてVCO発振系は入力信号Vioの位相にロツ
クされ、換言すれば入力信号Vioの周波数SCの３
倍の周波数3SCにロツクされた状態で発振動作を
維持することになる。 そしてこの発振状態において、ローパスフイル
タ４９から得られる移相制御信号S22は調波除去
用コンデンサ５２によつて周波数がSC，2SCの１
次、２次調波成分を除去されるので、逓倍出力信
号Vputに混入する可能性を十分に回避させること
ができる。 この発振状態において例えば出力端子４６の外
部回路において逓倍出力信号Vputが短絡されてこ
の発振が停止したとき、又は初期始動時におい
て、起動回路５３は移相回路４１からの移相出力
信号S24のデユーテイ比が1/2ではなく連続的にア
ンバランスであることに基づいてVCO発振系が
発振していないことを検出し、スイツチ回路５４
をオン動作させて移相制御信号S22のレベルを接
地に落すことにより移相回路４１のシユミツト回
路６１の動作を停止させる。このとき移相入力信
号S21及び21はそのままリミツタ増幅回路４３
に通過するから、狭帯域フイルタ４５の出力端に
その通過帯域にある微小信号が得られれば、これ
が増幅回路４２及び４３によつて増幅されて狭帯
域フイルタ４５にフイードバツクされることによ
りVCO発振系は急速に発振動作を成長させて行
く。そこでやがて起動回路５３が移相回路４１の
移相出力信号S24のデユーテイ比がほぼ1/2になつ
たことを検出すればスイツチ回路５４をオフ動作
させてフイルタ４９から移相回路４１への移相制
御信号S22の入力ができるようになる。 因みにその際に位相比較回路４７がVCO発振
系を位相ロツク状態に引き込むためのプルインレ
ンジは比較的狭いと考えられるが、移相回路４１
の移相出力信号S24の周波数は狭帯域バンドパス
フイルタ４５によつて狭い範囲に限定されている
ので、容易にロツク状態に引き込むことができ
る。 第６図の位相比較回路４７及びローパスフイル
タ５０は第１０図の構成をもつ。 位相比較回路４７は定電流源Ｋ３１と共に差動
増幅器を構成するトランジスタＴ５１及びＴ５２
でなる第１のスイツチ回路７３と、このトランジ
スタＴ５１及びＴ５２のコレクタにそれぞれエミ
ツタを共通に接続する差動動作をする２組の一対
のトランジスタＴ５３，Ｔ５４及びＴ５５，Ｔ５
６でなる第２のスイツチ回路７４とを有する掛算
器で構成されている。第１のスイツチ回路７３の
トランジスタＴ５１及びＴ５２のベースには基準
電圧VREF2が与えられると共に一方のトランジス
タＴ５１のベースに入力信号Vioが与えられる。
また、第２のスイツチ回路７４のトランジスタＴ
５４及びＴ５５のベースに移相回路４１の正相移
相出力信号S23が与えられると共にトランジスタ
Ｔ５３及びＴ５６のベースに逆相移相出力信号
23が与えられる。 かくしてトランジスタＴ５１及びＴ５２が入力
信号Vio（第１１図Ａ）のレベルの変化に応じてそ
の周波数でオンオフ動作すると共に（第１１図Ｄ
及びＥ）、トランジスタＴ５３，Ｔ５６及びＴ５
４，Ｔ５５が移相回路４１の移相出力S23及び
23（第１１図Ｂ及びＣ）のレベルの変化に応じて
その周波数でオンオフ動作する（第１１図Ｆ、Ｉ
及びＧ，Ｈ）。すなわち第１１図の期間W1におい
てトランジスタＴ５１にトランジスタＴ５２に与
えられている基準電圧VREF2より高い論理「１」
レベルレの入力信号Vioが到来したとき、トラン
ジスタＴ５１がオンになることによりトランジス
タＴ５３及びＴ５４を通じて接続点Ｐ３１及びＰ
３２にそれぞれ移相出力信号S23と同相及び逆相
の電流I11及びI12（第１１図Ｊ及びＫ）が流れる。
またその後の期間W2になつてトランジスタＴ５
１にトランジスタＴ５２に与えられている基準電
圧VREF2より低い論理「０」レベルの入力信号Vio
が到来すると、トランジスタＴ５２がオンになる
ことによりトランジスタＴ５５及びＴ５６を通じ
て接続点Ｐ３１及びＰ３２にそれぞれ移相出力信
号S23と逆相及び同相の電流I11及びI12（第１１図
Ｊ及びＫ）が流れる。以後期間W1及びW2と同様
の動作が順次繰返される。 この接続点Ｐ３１及びＰ３２の電流はローパス
フイルタ回路５０の抵抗Ｒ３１及びＰ３２を通じ
て流れて電圧降下を生じ、コンデンサＣ３１の両
端の接続点Ｐ３１及びＰ３２間に第１１図Ｌにお
いて点線で示すように、入力信号Vioが論理「１」
の期間W1のとき移相出力信号S23と逆相でありか
つ入力信号Vioが論理「０」の期間W2のとき移相
出力信号S23と同相となる矩形波でなる差動圧
VDEFが与えられることになる。しかし実際上コン
デンサＣ３１はこの電圧VDEFを積分して電圧VDEF
の立上り幅に相当する実線図示の直流電圧EDCを
トランジスタＴ５７及びＴ５８でなる差動増幅器
７５の出力抵抗７６を介して移相制御信号S22と
して出力する。 例えば今第１２図Ｃ１に示すように、移相出力
信号S23の位相が入力信号Vio（第１２図Ａ）に対
して遅れている状態で所定の移相ロツク条件が成
立するとすれば、差電圧VDEFは約1/2周期の区間
の間立上ることになり、、従つてコンデンサＣ３
１の両端電圧EDCは立上り及び立下りレベルのほ
ぼ中央レベルに得られる（第１２図Ｃ２）。 これに対してこの所定の移相ロツク条件から第
１２図Ｂ１に示すように入力信号Vioに対する移
相出力信号S23の位相が進めば差電圧VDEFは約1/3
周期の区間だけ立上るので両端電圧EDCはほぼ立
上りレベル及び立下りレベル間の1/3のレベルに
低下し（第１２図Ｂ２）、また第１２図Ｄ１に示
すように入力信号Vioに対する移相出力信号S23の
位相が遅れれば差電圧VDEFの立上り区間が広くな
るので両端電圧EDCはこれに応じて高くなる（第
１２図Ｄ２）。 従つてこの直流電圧EDCを用いて移相回路４１
を制御して移相出力信号S24の位相が進み又は遅
れて直流電圧EDCが低下し又は上昇したとき移相
量を低減させ又は増大させることにより、位相ロ
ツク状態を確実に維持できる。 以上の構成に加えて第１０図の位相比較回路４
７及びローパスフイルタ５０は第３図〜第５図に
ついて上述した検波能率の低下を補償するため、
出力抵抗Ｒ３１及びＲ３２の抵抗値Ｒとこれを流
れる電流Ｉとの積IRを差動トランジスタＴ５３，
Ｔ５４及びＴ５５，Ｔ５６のダイナミツクレンジ
の限界まで増大させるため、次のような構成をも
つ。 これをローパスフイルタ回路５０の接続点Ｐ３
１及びＰ３２間に得られる電圧について検討して
みるに、従来は接続点Ｐ３１及びＰ３２間に第１
１図Ｌについて上述した電圧EDCを得るために、
第１３図Ａに示す如く電源電圧VCCとトランジス
タＴ５３，Ｔ５４及びＴ５５，Ｔ５６のダイナミ
ツクレンジの下限レベルVDLとの間を最大限に利
用できるように出力抵抗Ｒ３１及びＲ３２の降下
電圧の振幅VR（＝IR）を IR＝VCC−VDL ……(1) に決めていた。 しかるにこのときコンデンサＣ３１によつて積
分検波されて得られる位相検出出力EDCの変化幅
VDは第４図について上述した３逓倍回路の場合、
振幅VRの1/3になる（一般にＮ逓倍回路の場合
１／Ｎになる）。そしてこの位相検出出力EDCは第
１３図Ａの振幅VRの1/2のレベルに発生する。因
みにこのようにするのは、トランジスタＴ５３，
Ｔ５４及びＴ５５，Ｔ５６のダイナミツクレンジ
の下限レベルVDL以下の範囲ではこれらのトラン
ジスタがトランジスタ動作をする保障がないか
ら、ダイナミツクレンジをはずれるような回路条
件は選定しないという原則的考え方に立つている
ためである。 これに対して第１０図の構成の場合は、第１３
図Ｂに示す如く、差電圧VDEFの振幅VRをトラン
ジスタＴ５３，Ｔ５４及びＴ５５，Ｔ５６のダイ
ナミツクレンジの下限レベルVDL以下になるまで
拡大し、その限度はこの差電圧VDEFを積分検波し
て得られる位相差検出出力EDCのピーク値がトラ
ンジスタＴ５３，Ｔ５４及びＴ５５，Ｔ５６のダ
イナミツクレンジの下限レベルVDL以下にならな
いようにな値にすることである。 そのため第１３図Ｂにおいては、IR積の値を
第１３図Ａの従来の場合に対して一般式で2N／
（Ｎ＋１）倍、従つてＮ＝３の場合3/2＝1.5倍に
選定し、 IR＝3/2（VCC−VDL ……(2) になるようにする。 このようにすれば、差電圧VDEFの振幅が1.5倍
になると共に位相差検出出力EDCの値も1.5倍にな
り、このことは位相差検出感度が1.5倍に上つた
ことを相当する。 一般的に言つてＮ逓倍回路（Ｎは３以上の奇
数）における拡大倍率ｋ＝2N／（Ｎ＋１）は次
のようにして決める。すなわちダイナミツクレン
ジの下限レベルVDLから電源電圧VCCまでの幅
（換言すれば従来の差電圧VDEFの振幅値VR）に対
して、位相差検出出力EDCの変化幅VDは第１３図
Ａに示す如く、 VD＝VR／Ｎ ……(3) になる。これに対してIR積をｋ倍にすると、第
１３図Ｂに示す如く差電圧VDCは下限レベルVDL
より低いレベルに振れる値kVRにまで拡大される
と共に、位相差検出出力EDCの変化幅もkVDにま
で拡大されてその下限値が下限レベルVDLと一致
するまで許容される。 しかるに第１３図Ｂにおいて、電源VCC及び下
限レンジVDL間の電圧VRは VR＝1/2kVR＋1/2kVD ……(4) であるから、これよりｋを求めれば、 ｋ＝2VR／VR＋VD ……(5) となる。ここでVR＝１と考えれば、(3)式よりVD
＝１／Ｎとなるからこれを(5)式に代入すれば ｋ＝２／１＋１／Ｎ＝2N／Ｎ＋１ ……(6) となり、位相差検出出力EDCの振幅kVDは kVD＝2N／Ｎ＋１・１／Ｎ＝２／Ｎ＋１……(7) となり、１／Ｎから２／Ｎ＋１に拡大されたことに なる。この関係をＮ＝１，３，５，７…の場合に
ついて例示すれば、第１表のようになる。
【表】
このように第１０図の構成によれば、掛算器型
位相比較回路において従来１／Ｎに低下していた
検波能率を２／Ｎ＋１倍に改善することができ、か くするにつき実質上ダイナミツクレンジ内におい
て動作させることができる。 因みに、第１３図Ｂにおいて差電圧EDCがダイ
ナミツクレンジの下限レベルVDL以下になつたと
しても、実際上この部分はコンデンサＣ３１の積
分検波作用によつてトランジスタＴ５３，Ｔ５４
及びＴ５５，Ｔ５６（第１０図）のコレクタに与
えられることはなく、従つて実質上これらのトラ
ンジスタを誤動作させるおそれはない。 なお第１０図の場合第１のスイツチ回路７３に
周波数SCの入力信号Vioを入力すると共に、第２
のスイツチ回路７４に周波数Ｎ・SCの移相出力
信号S24を入力するようにしたが、第１及び第２
のスイツチ回路７３及び７４は掛算器を構成して
いるので、信号Vio及びS24の入力の仕方を逆にし
ても良い。 なお上述の実施例においては、本考案を周波数
逓倍回路に適用した場合について述べたが、これ
に限らず本考案は互いに異なる周波数をもつ２つ
の入力信号の位相を比較してその位相差に相当す
る直流検波出力を得るような位相比較装置に広く
適用できる。 また第１０図の実施例においては、接続点Ｐ３
１及びＰ３２に接続したコンデンサＣ３１の両端
に負荷抵抗Ｒ３１及びＲ３２をそれぞれ接続した
がこれに代え第１４図に示す如く、コンデンサＣ
３１と並列に１つの抵抗Ｒ３３を接続しても同様
の効果を得ることができる。因みにこの場合はコ
ンデンサＣ３１の容量値を第１０図の場合の２倍
にする必要がある。 以上のように本考案に依れば、第１及び第２の
スイツチ回路を構成する差動増幅回路から得られ
る掛算出力をコンデンサによつて積分して直流の
位相比較検出出力を得るにつき、直流出力の変化
を差動増幅器のダイナミツクレンジの限界まで拡
張するようにしたことにより、２つの入力信号の
周波数の比に応じて検波能率が低下していた従来
の問題を有効に軽減できる。
位相比較回路において従来１／Ｎに低下していた
検波能率を２／Ｎ＋１倍に改善することができ、か くするにつき実質上ダイナミツクレンジ内におい
て動作させることができる。 因みに、第１３図Ｂにおいて差電圧EDCがダイ
ナミツクレンジの下限レベルVDL以下になつたと
しても、実際上この部分はコンデンサＣ３１の積
分検波作用によつてトランジスタＴ５３，Ｔ５４
及びＴ５５，Ｔ５６（第１０図）のコレクタに与
えられることはなく、従つて実質上これらのトラ
ンジスタを誤動作させるおそれはない。 なお第１０図の場合第１のスイツチ回路７３に
周波数SCの入力信号Vioを入力すると共に、第２
のスイツチ回路７４に周波数Ｎ・SCの移相出力
信号S24を入力するようにしたが、第１及び第２
のスイツチ回路７３及び７４は掛算器を構成して
いるので、信号Vio及びS24の入力の仕方を逆にし
ても良い。 なお上述の実施例においては、本考案を周波数
逓倍回路に適用した場合について述べたが、これ
に限らず本考案は互いに異なる周波数をもつ２つ
の入力信号の位相を比較してその位相差に相当す
る直流検波出力を得るような位相比較装置に広く
適用できる。 また第１０図の実施例においては、接続点Ｐ３
１及びＰ３２に接続したコンデンサＣ３１の両端
に負荷抵抗Ｒ３１及びＲ３２をそれぞれ接続した
がこれに代え第１４図に示す如く、コンデンサＣ
３１と並列に１つの抵抗Ｒ３３を接続しても同様
の効果を得ることができる。因みにこの場合はコ
ンデンサＣ３１の容量値を第１０図の場合の２倍
にする必要がある。 以上のように本考案に依れば、第１及び第２の
スイツチ回路を構成する差動増幅回路から得られ
る掛算出力をコンデンサによつて積分して直流の
位相比較検出出力を得るにつき、直流出力の変化
を差動増幅器のダイナミツクレンジの限界まで拡
張するようにしたことにより、２つの入力信号の
周波数の比に応じて検波能率が低下していた従来
の問題を有効に軽減できる。
第１図は従来の周波数逓倍回路を示すブロツク
図、第２図は１／Ｎ分周回路をもたない構成とし
て従来考え得た周波数逓倍回路を示すブロツク
図、第３図ないし第５図はその動作の説明に供す
る信号波形図、第６図は本考案に依る位相比較装
置を適用した周波数逓倍回路を示すブロツク図、
第７図はその移相回路の詳細構成を示すブロツク
図、第８図及び第９図はその動作の説明に供する
曲線図、第１０図は第６図の位相比較回路の詳細
構成を示す接続図、第１１図及び第１２図は第１
０図の動作の説明に供する信号波形図、第１３図
は本考案の動作原理の説明に供する信号波形図、
第１４図は本考案の他の実施例を示す接続図であ
る。 ４１……移相回路、４２……増幅回路、４３…
…リミツタ増幅回路、４５……狭帯域バンドパス
フイルタ、４７……位相比較回路、４９……ロー
パスフイルタ、５０……ローパスフイルタ回路
部、５２……調波除去用コンデンサ、６１……シ
ユミツト回路、６２……電流分配回路、６３……
出力用抵抗。
図、第２図は１／Ｎ分周回路をもたない構成とし
て従来考え得た周波数逓倍回路を示すブロツク
図、第３図ないし第５図はその動作の説明に供す
る信号波形図、第６図は本考案に依る位相比較装
置を適用した周波数逓倍回路を示すブロツク図、
第７図はその移相回路の詳細構成を示すブロツク
図、第８図及び第９図はその動作の説明に供する
曲線図、第１０図は第６図の位相比較回路の詳細
構成を示す接続図、第１１図及び第１２図は第１
０図の動作の説明に供する信号波形図、第１３図
は本考案の動作原理の説明に供する信号波形図、
第１４図は本考案の他の実施例を示す接続図であ
る。 ４１……移相回路、４２……増幅回路、４３…
…リミツタ増幅回路、４５……狭帯域バンドパス
フイルタ、４７……位相比較回路、４９……ロー
パスフイルタ、５０……ローパスフイルタ回路
部、５２……調波除去用コンデンサ、６１……シ
ユミツト回路、６２……電流分配回路、６３……
出力用抵抗。
Claims (1)
- 【実用新案登録請求の範囲】 第１の比較入力信号を受ける第１の差動増幅器
と、この第１の差動増幅器の正相出力端及び逆相
出力端にそれぞれ接続されかつ第２の比較入力信
号を受ける第２及び第３の差動増幅器と、上記第
２及び第３の差動増幅器の正相出力端の共通接続
点及び上記第２及び第３の差動増幅器の逆相出力
端の共通接続点間に接続された負荷抵抗と、この
負荷抵抗に並列に接続されたコンデンサと、上記
第１の差動増幅器並びに上記第２及び第３の差動
増幅器の直列回路に接続された定電流源とを有
し、上記コンデンサの両端又は一端から位相比較
出力を取り出すようにした位相比較装置におい
て、 上記第１の比較入力信号の周波数が上記第２の
比較入力信号の周波数のＮ倍又は１／Ｎ倍（ただ
しＮは３以上の奇数）であるとき、上記負荷抵抗
の抵抗値Ｒ及び上記定電流源の電流値Ｉの積IR
を、上記第２及び第３の差動増幅器の出力端の差
電圧の振幅を電源電圧及びダイナミツクレンジの
下限値間電圧に相当する値になるように選定した
場合のほぼ2N／（Ｎ＋１）倍に選定した ことを特徴とする位相比較装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19477581U JPS58101534U (ja) | 1981-12-29 | 1981-12-29 | 位相比較装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19477581U JPS58101534U (ja) | 1981-12-29 | 1981-12-29 | 位相比較装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58101534U JPS58101534U (ja) | 1983-07-11 |
| JPH0112432Y2 true JPH0112432Y2 (ja) | 1989-04-11 |
Family
ID=30108081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19477581U Granted JPS58101534U (ja) | 1981-12-29 | 1981-12-29 | 位相比較装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58101534U (ja) |
-
1981
- 1981-12-29 JP JP19477581U patent/JPS58101534U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58101534U (ja) | 1983-07-11 |
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