JPH01126830A - デコーダ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ産業上の利用分野 Ｂ発明の概要 Ｃ従来の技術（第４図〜第７図） Ｄ発明が解決しようとする問題点（第４図〜第７図） Ｅ問題点を解決するための手段（第１図）Ｆ作用（第１
図） Ｇ実施例（第１図〜第５図） （Ｇ１）実施例の原理（第１図） （Ｇ２）実施例の構成（第２図〜第３図）（Ｇ３）実施
例の動作（第２図〜第３図）（Ｇ４）実施例の効果 （Ｇ５）他の実施例 Ｈ発明の効果 Ａ産業上の利用分野 本発明はデコーダ回路に関し、例えばディジタルフィル
タ回路等のディジタル信号処理回路に適用して好適なも
のである。

Ｂ発明の概要 本発明は、ＲＮＳデータをバイナリデータに復調するデ
コーダ回路において、丸め処理のために値１を加算した
ビットに応じて所定値を加算することにより、全体とし
て簡易な構成でバイポーラのバイナリデータを出力する
と共に丸め処理機能を備えてなるデコーダ回路を得るこ
とができる。

Ｃ従来の技術 従来、ディジタル信号処理回路においては、剰余演算法
を利用して演算処理するシステム（ｒｅｓｉｄｕｅ　ｎ
ｕｍｂｅｒ　ｓｙｓｔｅｍ　（ＲＮ　Ｓ　）　）が提案
されている（　ｒ　Ｉ　ＲＥ　ｔｒａｎｓａｃｔｉｏｎ
ｓ　ｏｎ　ｅｌｅｃｔｒｏｎｉｃ　ｃｏｍｐｕｔｅｒｓ
　Ｊ　Ｖｏｌ、　ＥＬ−８，Ｎｏ、６．　Ｊｕｎｅ　１
９５９１ｐｐ−１４０−１４７ｒ　Ｉ　ＥＥＥ　ｃｏｍ
ｐｕｔｅｒ　Ｊ　Ｖｏｌ、１７　、　Ｎｏ。

５　、　Ｍａｙ　１９８４．　ｐｐ、５Ｏ−６１）。

この手法を用いてディジタル信号処理システムとして例
えばディジタルフィルタ回路を構成すれば、演算処理の
際の桁上げ処理が不要になることから、高精度かつ高速
度でディジタル信号を演算処理することができる。（［
電子通信学会論文誌Ｊ　　’８４／４　Ｖｏｌ、　　Ｊ
６７−１）　Ｎｏ、　４　ｐｐ、　５３６−５４３）。

すなわち第４図に示すように、エンコーダ回路１は、バ
イナリコードの入力データ（以下バイナリデータと呼ぶ
）で構成されたディジタル映像信号Ｉ）ｇｒを受け、こ
れを互いに素な関係の例えば４つの正の整数ｍ。％　Ｉ
ｎ　Ｈ、ｍ　ｚ　、！７１３で剰余演算してそれぞれ整
数ｍ。％　ｍ　Ｈ、Ｔ’ｒ１２．１１１３に対応する剰
余データをディジタルフィルタ回路２に出力する。

その結果、ディジタルフィルタ回路２には、法ｍｏ　−
、ｍ１％　ｍ２　、ｆｌ１３によって表される剰余デー
タで構成されるデータＤＲ＋　（以下ＲＮＳデータと呼
ぶ）が得られ、これをそれぞれ演算処理することにより
、バイナリデータを直接演算処理する場合に比して格段
的に高速度で、所望の演算処理を実行することができる
。

デコーダ回路３は、第５図に示すように、例えばＭ　Ｒ
Ｃ（ｍｉｘｅｄ　ｒａｄｉｘ　ｃｏｎｖｅｒｓｉｏｎ）
の手法に基づいて、ディジタルフィルタ回路２から出力
されるＲＮＳデータＤＲＯをバイナリデータに復調して
ディジタル信号Ｉ）ｉ＋ｏとして出力する。

すなわち法Ｔｎ６　、ｆｆ１ｌ　、Ｔｎｚ及びｍ３に関
する剰余データＤ０、ＤＩ、Ｄ２及びＤ３で構成された
ＲＮＳデータＤＲｏのうち、法ｍｅ、ｍ、及びｍ２に関
する剰余データＤ０、ＤＩ及びＤ２をラッチ回路１０．
１１及び１２を介してＲＯＭ　（ｒｅａｄ　ｏｎｌｙ　
ｍｅｍｏｒｙ）テーブル回路１３．１４及び１５にそれ
ぞれ与える。

さらにＲＯＭテーブル回路１３．１４及び１５は、法ｍ
３に関する剰余データＤ３をラッチ回路１６を介して受
け、剰余データＤｏ　、ＤＩ　、Ｄ２及びＤ３の値に対
応する所定の剰余データＤＩＯ１Ｄ、及びＤＩ２を出力
する。

すなわち法ｍ１に関するＸの剰余を記号ＭＯＤを用いて
次式、 ｒ　、＝　ｘＭＯＤｍ、　　　　　　　　　・・・・・
・（１）で表して、次式、 １＝（ｘ、−ｘ）ＭＯＤｍｔ　　　　　　　−・＝　（
２）０≦Ｘ正＜ｎ’１４　　　　　　　　　　　　　　
・・・・・・　（３）で表される値Ｘｉを法ｍ□に関す
るＸの乗法逆光と定義する。

ＲＯＭテーブル回路１３は、剰余データＤ。及びＤ３の
値をｒｏ及びｒ３とおき、法ｍ０に関する値ｍｓ（すな
わち剰余データＤ３の法でなる）の乗法逆光ＸＯ３を用
いて、次式、 ｒ、。＝　（（ｒｏ　　ｒ：＋）・Ｘｏ：＋）ＭＯＤｍ
。

・・・・・・（４） で表される値ｒｌＯの剰余データＤ１゜を出力する。、
因に、この明細書においては、所定の法に関する乗法逆
光を用いて（４）式で表されるような剰余データを出力
する処理をそれぞれスケールダウン処理と呼び、乗法逆
光が法ｍｉに関する法ｍｊの乗法逆光Ｘｉｊでなるとき
、これを法ｍｊに関するスケールダウン処理と呼ぶ。

これに対してＲＯＭテーブル回路１４は、剰余データＤ
、の値をｒ、とおき、法ｍ、に、関する値ｍ３の乗法逆
光ＸＩ３を用いて、次式、ｒ、、＝　（（ｒ、−ｒ３）
・ｘ、、）　ＭＯＤｍ。

・・・・・・（５） で表される値ｒ１１の剰余データＤ１１を出力する。

さらにＲＯＭテーブル回路１５は、剰余データＤ２の値
をｒ２とおき、法ｍ２に関する値ｍ３の乗法逆光ＸＺ３
を用いて、次式、 ｒ＋ｚ＝　（（ｒｚ　　ｒ３）・Ｘｚ３）　ＭＯＤｍｚ
・・・・・・（６） で表される値ｒＩ！の剰余データＤ１□を出力する。

かくしてＲＯＭテーブル回路１３．１４及び１５は、そ
れぞれ法ｍ３に関してＲＮＳデータＤＲＯをスケールダ
ウン処理して剰余データＤ、。、Ｄｌｌ及びり、□を出
力するスケールダウン処理手段を構成する。

ＲＯＭテーブル回路１７は、ラッチ回路１６及び１８を
介して法ｍ３の剰余データＤ３を受けると共に、ラッチ
回路１９を介してＲＯＭテーブル回路１５から出力され
る剰余データＩ）＋ｚを受け、次式、 ５ＡＩ＝ｒ１２・ｍ３＋ｒ３　　　　　・・・・・・（
７）で表される値ＳＡＩの加算データＤＡＩをラッチ回
路２０及び２１を介して加算回路２２に出力する。

かくしてＲＯＭテーブル回路１７は、剰余データＤ、□
を法ｍ３で乗算処理する乗算手段を構成すると共にその
結果得られる乗算データ（ｒ、２・ｍ３）を剰余データ
Ｄ３と加算する加算手段を構成する。

これに対してＲＯＭテーブル回路２３は、ラッチ回路２
４及び１９を介して剰余データＩ）ｔｏ及びＩ）＋ｚを
受け、法ｍ。に関する値ｍｚ（すなわち剰余データＤ２
の法でなる）の乗法逆光Ｘ。２を用いて、次式、 ｒ　ｚｏ＝　（（ｒ　Ｉｏ　　ｒ　＋ｚＬ　Ｘｏｚ）　
ＭＯＤｍ。

・・・・・・（８） で表される値ｒ２゜の剰余データＤ２゜を出力する。

これに対してＲＯＭテーブル回路２５は、ラッチ回路２
６及び１９を介して剰余データＤ１１及びＩ）＋ｚを受
け、法ｍ、に関する値ｍ２の乗法逆光ＸＩ２を用いて、
次式、 ｒ　ｚ＋　＝　（Ｄ　Ｉｏ　　ｒ　＋ｚ）・Ｘ　＋ｄ　
ＭＯＤｍ＋・・・・・・（９） で表される値ｒｚ＋の剰余データＩ）ｚ＋を出力する。

かくしてＲＯＭテーブル回路２３及び２５は、それぞれ
法ｍ２に関するスケールダウン処理を実行して、剰余デ
ータＤ２゜及びＩ）ｚ＋を出力するスケールダウン処理
手段を構成する。

ＲＯＭテーブル回路３０は、ＲＯＭテーブル回路２３及
び２５から出力される剰余データＤ２゜及びＤｌｌをラ
ッチ回路３１及び３２を介して受け、次式、 ５Ａ２＝ｒ　２ｏ−ｍ、−ｍ、−ｍ３＋ｒ　ｚ、−ｍ、
−ｍ３・・・・・・（１０） で表される値ＳＡ□の加算データＩ）Ａｔをラッチ回路
２７を介して加算回路２２に出力する。

その結果加算回路２２を介して（７）式及び（１０）式
から、次式、 ５Ａ＝ＳＡＩ＋５Ａ２ ＝　ｒ２ｏ−ｍ、−ｍ２・ｍ３＋　ｒ　２．−、ｍ２・
ｍ、。

＋ｒ、２・ｍ、＋ｒ３　　　　　・・・・・・（１１）
の関係式で表される値ＳＡのバイナリコードで表された
出力データを得ることができ、法ｍ０〜ｍ３の剰余デー
タＤ０〜Ｄ３で構成されたＲＮＳデータＤＲｏをバイナ
リデータＤＢＯに変換することができる。

かくしてＲＯＭテーブル回路３０は、剰余データＩ）ｚ
ｏ及びＩ）ｚ＋をそれぞれ法ｍ　、　−ｍ　ｚ　・ｍ　
３及びｍ２・ｍ３で乗算処理する乗算処理手段を構成す
ると共に、その結果得られる乗算データを加算処理する
加算手段を構成する。

従って当該ＭＲＣの手法においては、所定の法に関する
スケールダウン処理を順次並列的に繰り返すことにより
、段階的にスケールダウン処理に要する剰余データの数
を低減してＲＮＳデータの法に対応する複数の剰余デー
タを得、当該剰余データを所定の法を用いて乗算処理し
た後、加算処理することにより、ＲＮＳデータをバイナ
リデータに変換するようになされた手法でなる。

Ｄ発明が解決しようとする問題点 ところで、この種のデコーダ回路においては、バイナリ
データを出力する際に加算データの所定のビットに値ｌ
を加算した後、当該加算ビット以下を切り捨てて出力す
るいわゆる丸め処理の機能を備えたものがある。

ところが、このようにして得られた加算データに対して
所定ビットに値１を加算して丸め処理して出力するため
には、−段余分に加算回路２２と同じビット長の加算回
路を設けなければならず、その分デコーダ回路全体の構
成が煩雑になる問題がある。

この問題を解決するための１つの方法として、加算デー
タＤＡを得る前のビット長の短いデータに対して所定ビ
ットに値１を加算した後、加算データＤＡを切り捨てて
出力する方法が考えられる。

このようにすれば加算データＤＡに比してビット長の短
いデータに対して所定ビットに値１を加算すれば良く、
その分別算回路の構成を簡略化することができ、デコー
ダ回路全体の構成を簡略化することができると考えられ
る。

ところが、このようにして丸め処理する場合において、
加算データＤＡをバイポーラのバイナリデータに変換し
て出力するようにすると、出力されたバイナリデータに
誤差が生じる問題がある。

すなわちｎビットのバイナリデータにおいては、値Ｏか
ら値２′″−１までの範囲で連続した数を表す代わりに
、負数を２の補数で表現する（以下バイポーラのバイナ
リデータと呼ぶ）ことにより、全体として演算処理作業
を簡略化し得ることが知られている。

従ってＲＮＳデータにおいても、バイポーラのバイナリ
データに対応する領域に負数を割り当てるようにすれば
、ＲＮＳデータを構成する各剰余データＤ０〜Ｄ３の演
算処理作業を簡略化することができると考えられ、その
分ディジタルフィルタ回路２（第４図）の構成を簡略化
することができる。

すなわち第６図に示すように、ｎビットのバイポーラで
なるバイナリデータにおいては、最上位ビットをサイン
ビットとして用いることにより、当該バイナリデータの
値Ｓが値０から値２＋１−１−１の領域で値Ｓ０が値０
から値２”−’−１まで連続する正数を表すことができ
、値Ｓが値２ｆｉ−１から値２’−１までの領域で、値
Ｓ０が値−２″１から値−１まで連続する負数を表すこ
とができる（第６図（Ａ）及び（Ｂ））。

これに対して法ｍｅ　、ｍ、　、ｍ２及びｍ３の剰余デ
ータＤ、　、Ｄ、　、Ｄ２及びＤ３を用いたＲＮＳデー
タにおいては、次式、 Ｓえ、ｓ＝Ｍ　　１　　　　　　　　　　・・・・・・
（１２）Ｍ　＝　ｎ　ｍ　１ ＝ｍｏ−ｍ菫・ｍ２・ｍ３・・・・・・（１３）で表さ
れる値Ｓ　ＩＮＳの領域を用いて正数及び負数を表現す
ることができる（第６図（Ｃ））。

従ってＲＮＳデータにおいては、値Ｍが奇数の場合、値
Ｓ□、が値Ｏから値（Ｍ−１）／２の領域にバイポーラ
のバイナリデータで表される領域に対応して値Ｓ０が値
Ｏから値（Ｍ−１）／２まで連続する正数を割り当て、
値Ｓ　ＲＮｌｉが値（Ｍ−１）／２＋１から値Ｍ−１の
領域に値Ｓ０が値−（Ｍ−１）／２から値−１まで連続
する負数を割り当てることにより、当該ＲＮＳデータの
演算処理作業を簡略化することができる。

これに対してデコーダ回路においては、バイポーラのバ
イナリデータに対応して正負数が割り当てられたＲＮＳ
データが入力された際には、ＭＲＣの手法によって復調
された加算データに対して改めて正負数を割り当て直し
てバイポーラのパイナリデータに復調する必要がある。

すなわち第７図に示すように、加算データＤＡの値ＳＡ
が値（Ｍ−１）／２＋１より大きい否かを判断して値Ｓ
Ａがこれより大きい場合、加算データＤＡの最大値Ｍ−
１（すなわちＲＮＳデータで表される値−１）（第７図
（Ａ）及び（Ｂ））が、ｋビットのバイナリデータの最
大値２に−１（すなわちバイナリデータで表される値−
１）になるように加算データＤＡに値２’　−Ｍを加算
して出力する（第７図（Ｃ））。

このようにすれば、バイポーラのバイナリデータ及びＲ
ＮＳデータ間で相互にデータを変換することができる。

ところが、加算データＤＡを得る前のビット長の短いデ
ータに対して所定ビットに値１を加算するようにすると
、当該加算ビットに応じて全体として値の大きな加算デ
ータＤＡが得られ、その分正数の大きな値を表してなる
加算データＤａが負数を表してなるように誤って判断さ
れる問題がある。

このように誤って正数が負数として判断されると、その
分正数を表す加算データが負数を表す加算データとして
誤って出力されるようになり、バイポーラのバイナリデ
ータに誤りが生じる問題があった。

この問題を解決するための１つの方法としてバイポーラ
のバイナリデータに変換した後、丸め処理する方法が考
えられるが、このようにすると丸め処理に要する加算回
路の構成が煩雑になるだけでな（、加算データＤＡをバ
イポーラのバイナリデータに変換するデータ変換回路全
体のビット長が長大化し、その分デコーダ回路全体の構
成が煩雑化する問題があった。

本発明は以上の点を考慮してなされたもので、丸め処理
機能に加えてバイポーラのバイナリデータを出力する機
能を備えてなる全体として簡易な構成のデコーダ回路を
提案しようとするものである。

Ｅ問題点を解決するための手段 かかる問題点を解決するため本発明においては、ＲＮＳ
データＤＲＯをバイナリデータＤＡに変換する第１のデ
ータ変換回路９２と、バイナリデータＤＡの所定ビット
に対して値１を加算するようになされた加算回路８３と
、所定ビットに対して値１が加算されたバイナリデータ
ＤＡに対して、値ｌを加算したビットに応じて所定値１
３６９を加算して、バイナリデータＤＡをバイポーラの
バイナリデータＤＢＯＯに変換する第２のデータ変換回
路９４〜１０６とを備えるようにする。

Ｆ作用 値１を加算したビットに応じて値１３６９をバイナリデ
ータＤＡに加算するようにすれば、誤って正負数が割り
当てられることを未然に防止して全体として簡易な構成
のデコーダ回路を得ることができる。

Ｇ実施例 以下図面について、本発明の一実施例を詳述する。

（Ｇ１）実施例の原理 第１図は、ＭＲＣの手法に基づいて得られたバイナリデ
ータでなる加算データＤＡにおいて、正負数を表す領域
を示すもので、値Ｍが奇数の場合（直Ｓａが値Ｏから値
（Ｍ−１）／２の領域で正数を、値ＳＡが値（Ｍ−１）
／２＋１から値Ｍ−１の領域で負数が表される（第１図
（Ａ））。

このような加算データＤＡに対して例えば最上位ビット
からＬ＋１ビット目に値ｌを加算して加算データをＬビ
ットに丸め処理する場合においては、Ｌ＋１ビット目に
値１が加算されることにより、加算データ全体に値２に
−Ｌ−１が加算された値ＳＴ　（第１図（Ｂ））のデー
タで表され、正数及び負数を表してなる最大値及び最少
値は、値（Ｍ−１）／２及び（Ｍ−１）／２＋１から（
Ｍ−１＞　／２　＋２に−Ｌ−’及び　　（Ｍ−１）／
２＋１＋２　ｋ−Ｌ−１に変化する。

従って値ＳＴでなる加算データにおいては、値ＳＴが値
（Ｍ−１）　／２　＋　１　＋　２″−Ｌ−１より太き
いとき、負数を表してなる領域であることを判別し得、
この場合値ＳＴの最大値Ｍ１＋２に−Ｌ−１が、バイナ
リデータＤＢＯの最大値２に−１から値２に−Ｌ−１だ
け小さな値２１ｉ−１２ｋ−Ｌ−１になるように（すな
わち値Ｓ７が全体として値が大きくなった分だけ、負数
を値の小さな領域に割り当ててなる）、値２ｋ　　Ｍ−
２に−Ｌ−１を加算するようにすれば、上位ビットから
Ｌ＋１ビット目に値１を加算した結果骨られるバイポー
ラのバイナリデータ（すなわち値ＳＢＯでなる）を得る
ことができる（第１図（Ｃ））。

かくして、加算データに値１だけ加算したビットＬ−１
に応じた値　　　　（Ｍ−１）／２＋１＋２に−Ｌ−１
より、加算データＤＡの値が大きいか否かを判別するこ
とにより、予め値１を所定ビットに加算した後バイポー
ラのバイナリデータに変換するようにしても、正確に正
負数を判別することができる。

さらにこの場合加算データを得る前段階のビット長の短
いデータに対して所定ビットに値１を加算するようにし
ても、正しく正負数を判別することができ、かくしてバ
イポーラのバイナリデータに生じるおそれのあった誤り
を未然に防止することができ、その結果デコーダ回路全
体の構成を簡略化することができる。

（Ｇ２）実施例の構成 第２図において、４０は全体としてデコーダ回路を示し
、値７．１１．１３及び１５の法ｍＱ、ｍ、、ｍ２及び
ｍ３に加えて２のべき乗で表される値１６の法ｍ４を用
いて表されたＲＮＳデータＤＲＯをＭＲＣの手法を用い
てバイナリデータに復調する。

すなわち、ＲＮＳデータＤＩＩＯを構成する剰余データ
Ｄｏ　、Ｄ＋　、Ｄｚ及びり、（すなわち法ｍｏ、ｍｌ
、ｍｚ及びｍ３に対応する）をそれぞれバッファ回路４
１．４２．４３及び４４とラッチ回路４５．４６．４７
及び４８を介してＲＯＭテーブル回路５０．５１．５２
及び５３にそれぞれ受ける。

ＲＯＭテーブル回路５０．５１．５２及び５３は、それ
ぞれ剰余データＤｏ　、Ｄ＋　、Ｄｚ及びＤ３に加えて
バッファ回路５４及びラッチ回路５５を介して法ｍ４が
値１６でなる剰余データＤ４を受け、それぞれ法ｍ０、
ｍＩ、ｍ２及びｍ３の剰余データＤ、いＤｌｌ、Ｄ＋□
及びＤＩ３を出力する。

すなわち、値７．１１．１３及び１５の法ｍ。、ｍｏ、
ｍ２及びｍ３に関する値１６（すなわち法ｍ４でなる）
の乗法逆光をそれぞれ値Ｘ（１４、ＸＩ４、Ｘ２４及び
Ｘ’１４とおいて、次式、 ｒ、Ｏ＝　（（ｒｏ　　ｒ４）・Ｘｏ４）　ＭＯＤｍ。

・・・・・・（１４） ｒ、、＝　（（ｒｔ−ｒ４）・ｘ＋４）　ＭＯＤｍ＋・
・・・・・（１５） ｒ、！＝　（（ｒｚ　　ｒｔ）・Ｘｚｄ　ＭＯＤｍｚ・
・・・・・（１６） ｒｔ３＝　（Ｄｚ　　ｒ４ＬＸ３４）ＭＯＤｍｚ・・・
・・・　（１７） で表される値ｒ１゜、　１０、ｒｔｚ及びｒｔ３の剰余
デ−タＤ１゜、Ｄ、、Ｄ＋□及びＤＩ３を出力して２の
べき乗で表される値１６の法ｍ４に関してスケールダウ
ン処理する。

ＲＯＭテーブル回路５７．５８及び５９は、ラッチ回路
６０．６１及び６２を介して剰余データＤ、いＤｌｌ及
びり、□をそれぞれ受けると共にラッチ回路６３を介し
て剰余データＤＩ３を受け、それぞれ法ｍＱ、ｍｌ及び
ｍ２の剰余データＤ２゜、Ｉ）ｚ＋及びＩ）ｚｚを出力
する。

すなわち、値７．１１及び１３の法ｍ０、ｍＩ及びｍ２
に関する値１５（すなわち法ｍ３でなる）の乗法逆光を
、それぞれ値Ｘ。３、ＸＩ３及びＸ２３とおいて、次式
、 ｒ　ｚｏ＝　（（ｒ　ｔｏ　　ｒ　＋３Ｌ　Ｘ１１３）
　ＭＯＤｍ。

・・・・・・（１８） ｒｚ＋＝　（（ｒ＋＋　　ｒｔ３）・Ｘ＋ｓ）ＭＯＤｍ
＋・・・・・・　（工９） ｒ２□＝　　（（ｒ、２−ｒ、３）−ｘ２．）　ＭＯＤ
ｍ２・・・・・・　（２０） で表される値ｒ２゜、ｒ２１及びｒ２□の剰余データＤ
２゜、Ｄ２Ｉ及びＤ２□を出力して法ｍ３に関してスケ
ールダウン処理する。

さらにＲＯＭテーブル回路６５及び６６は、ラッチ回路
６７及び６８を介して当該剰余データＤ２゜及びＤ□を
それぞれ受けると共にラッチ回路６９を介して剰余デー
タＤ２□を受け、法ｍ０及びｍｌの剰余データＤ３゜及
びＤ３１を出力する。

すなわち、値７及び１１の法ｍ０及びｍｌに関する値１
３（すなわち法ｍ２でなる）の乗法逆光を値ｘｏｔ及び
値ｘ、ｔとおき、次式 ％式％ で表される値ｒ３゜及びｒ３１の剰余データＤ３゜及び
Ｄ３Ｉを出力して法ｍ２に関してスケールダウン処理す
る。

ＲＯＭテーブル回路７ｏ及び７１は、当該剰余データＤ
３゜及びＤ！＋をラッチ回路７２及び７３を介して受け
、次式 ％式％ で表されるｆｉｉ　Ｓ　ａ　ｓの加算データＤＡ３の上
位６ビツト及び下位８ビツトの加算データ　Ｄ　Ａ３Ｕ
及びＤＡ３Ｌをそれぞれラッチ回路７４及び７５を介し
て加算回路７６に出力する。

これに対してＲＯＭテーブル回路７８及び７９は、ラッ
チ回路６９及びラッチ回９８０を介して出力される剰余
データＤ２□及びＤ１３を受け、次式３式％ で表される値ＳＡ４の加算データＤＡ４の上位４ビツト
及び下位４ビツトの加算データ　ＤＡ４ｔＩ及びＤＡ４
Ｌをそれぞれラッチ回路８１及び８２を介して加算回路
８３に出力する。

加算回路８３は、デコーダ回路８５から反転増幅回路８
６．８７及び８８を介して出力される加算データＤＣＩ
を加算データＤＡ４ＩＪ及びＤ　Ａ４Ｌに加算した後、
ラッチ回路８９及び９０を介して加算回路７６に出力す
る。

かくして加算回路７６においては、デコーダ回路８５か
ら出力される加算データＤＣＩの値が値０のとき、（２
３）式及び（２４）式から次式、３Ａ＝ｒ、Ｏ−ｍ、・
ｍ２−ｍ３＋ｒ３．−ｍ２・ｍ。

十ｒ２！′ｍ３＋ｒＩ３ ＝ｒｓｏ４１４３４５＋ｒ：＋＋４３４５＋ｒ２□・１
５＋ｒ＋ｚ　　　　　　　　　　・・・・・・　（２５
）の関係式で表される値ＳＡの加算結果を得ることがで
きる。

従って次式、 ５Ａ＝３６・ｍ、＋ｒ。

＝　（ｒ　３０−１１・１３・１５＋ｒ　３１−１３・
１５＋ｒ２□・１５＋ｒ＋３）・１６＋ｒｎ−ｒｓｏ４
１・１３・１５４６＋ｒ　３＋４３４５４６＋　ｒ　ｚ
ｚ・１５４６＋　ｒ　＋＋４６＋　ｒ　４・・・・・・
（２６） の関係式で表されるように演算処理すれば、ＲＮＳデー
タＤＲＯを値ＳＡのバイナリデータに復調することがで
きる。

この場合、加算結果ＳＡを２のべき乗で表された法ｍ４
の指数部の値４に対応して４ビツトだけビットシフトし
て値ｒ４でなる剰余データＤ４を２６一 加算するようにすれば、ＭＲＣの手法で表される加算デ
ータを得ることができる。

従って、このようにすれば（２６）式右辺第４項で表さ
れる値ｒ１３・１６の乗算データを出力するＲＯＭテー
ブル回路を省略することができると共にＲＯＭテーブル
回路７０及び７１と７８及び７９において値１６を乗算
処理する必要がないので、その分ＲＯＭテーブル回路の
構成を簡略化することができる。

かくして、全体として簡易な構成のデコーダ回路４０を
得ることができる。

さらにこの実施例においては、加算回路７６において（
２６）式で表される加算データに代えて、（２５）式で
表される１４ビツトの加算データＤＡを出力することに
より、スケーリング処理した加算データＤＡを出力する
ようになされている。

すなわちＭＲＣの手法を用いて、法ｍ０〜ｍ４で表され
るＲＮＳデータから得られる加算データにおいては、法
ｍ。−＝４の最小公倍数が次式、Ｍ＝ｒＩ’ｍ。

＝７・Ｉｆ・１３・工５・１６ ＝　２４０２４０　　　　　　　　　　　　　　　　・
・・・・・　（２７）で表されることから、次式、 ２”−’−１≦２４０２３９≦２”−１・・・・・・（
２８）で表される関係式を解いてｎ＝１８の値が得られ
、全体として１８ビツトのバイナリデータでＲＮＳデー
タＤＢｏを表すことができる。

従って（２６）式で表される加算データを得るようにす
ると、加算回路７６に代えて１８ビツトの加算回路を用
意しなければならず、その分別算回路の構成が大型化し
、デコーダ回路４０全体の構成が煩雑化する問題がある
。

この問題を解決するためこの実施例においては、１８ビ
ツトの加算データを予め４ビット分切り下げることによ
り、１４ビツトの加算データＤＡを出力するようになさ
れている。

すなわちスケーリング処理する際には、（２６）式で表
される値ＳＡを２のべき乗で表される値例えば値２４　
（すなわち法ｍ４の値と等しい値でなる）で除算した後
、剰余を除いて出力すれば良い。

このとき、法ｍ４を値１６に設定して最初にスケールダ
ウン処理したことにより、法ｍ４の剰余データＤ４の値
ｒ４が当該スケーリング処理の隙間られる剰余に相当し
、法ｍ４の値１６を２のべき乗で表してなる指数部の値
４が、スケーリング処理するビット数に相当する。

すなわち、（２６）式で表される加算データをスケーリ
ング処理して４ビット切り下げる際には、（２５）式で
表されるＲＯＭテーブル回路７０．７１．７８及び７９
から出力される加算データＤＡ３Ｕ　−、ＤＡ３Ｌ　５
Ｄａａｕ及びＤＡ４Ｌをそのまま加算するだけで、値１
６で除算して４ビット切り下げるスケーリング処理を実
行することができる。

かくして法ｍ４を値１６に設定すると共に当該法ｍ４に
関して最初にスケールダウン処理することにより、スケ
ーリング処理する際の加算回路の構成を簡略化すること
ができ、その分デコーダ回路４０全体の構成を簡略化す
ることができる。

さらにこの実施例においては、加算回路８３を用いて加
算回路７６から出力される加算データＤＡを所定ビット
で丸め処理するようになされている。

すなわちデコーダ回路８５は、バッファ回路９１を介し
て入力される２ビツトの丸め処理制御信号Ｄｃを受け、
当該丸め処理制御信号り、の値に応じて３ビツトの加算
データＤＣＩの値を切り換えて出力するようになされて
いる。

加算回路８３は、当該加算データＤＣＩを受け、ＲＯＭ
テーブル回路７８及び７９から出力された加算データに
対して、最下位ビットから３ビツト分ビットシフトさせ
て当該加算データＤＣＩを加算するようになされている
。

実際上この種の丸め処理においては、丸め処理するデー
タ（この場合加算データＤＡ）の所定ビットに対して値
１を加算した後、当該加算ビット以下を切り捨てて出力
することにより、値１を加算したビットより上位ビット
のデータに丸め処理する。

ところが、このようにして１４ビツトの加算データＤＡ
を丸め処理する場合においては、加算回路７６に対して
さらにもう一段余分に丸め処理用の１４ビツトの加算回
路が必要になり、その分合体の構成が煩雑になる問題が
ある。

このため、この実施例においては、加算データＤＡを得
る前の加算データＤＡ４　（すなわち加算データＤ　Ａ
４ｔ＋及びＤＡ４Ｌでなる）の段階で所定ビットに値１
を加算処理するようになされている。

すなわち加算回路８３に入力される加算データＤＡ４に
おいては、（１）及び（４）式から最大で値１２及び値
１４でなる剰余データＤ１□及びＤＩ３が得られる。従
って（２５）式から次式、 Ｓ　Ａ４ｍ５ｘ≦１２　ｘ　１５　＋　１４≦１９４　
　　　　　　　　　・・・・・・（２９）の関係式で加
算データＤＡ４の最大値Ｓ　Ａ４＋１１！ＩＸを表すこ
とができる。

すなわち加算データＤＡ４においては、最大値として値
１９４のデータが得られ、加算データＤＡ４を８ビツト
で表して次式 ％式％（３０） で表される値６１を加算しても、最上位ビットを越える
桁上げが生じないことが解る。

従って値６１について、次式 ％式％（３１） の関係式を得ることができ、２５で表される最下位ビッ
トから５ビツト目までの範囲で当該加算回路８３で値１
を加算するようにすれば、加算回路８３で桁上げを生じ
ないことが解る。

従って加算回路８３において、最下位ビットから５ビツ
ト目までの範囲で値１を加算するようにすれば、８ビツ
トの加算回路８３を用いて加算回路７６から出力される
加算データＤＡに、その最下位ビットから５ビツト目ま
での範囲で値ｌを加算した場合と同様の加算結果を得る
ことができる。

かくして、加算データＤＡを丸め処理する場合において
、丸め処理用に１４ビツトの加算回路が必要になるのに
対し、当該加算回路８３を用いて最下位ビットから５ビ
ツト目までの範囲で値１を加算することにより、８ビツ
トの加算回路８３をそのまま用いれば良く、その分合体
の構成を簡略化することができる。

実際上この実施例においては、丸め処理制御信号り、に
応じて加算データＤｃＩの値を、最上位ビットから順次
値「１．０．０」、値「０．１．０」及び値「０．０．
１」の間で切り換えて出力するようになされ、当該加算
データＤＣＩを３ビツト分ビットシフトさせて加算デー
タＤＡ４に加算することにより、全体として１４ビツト
の加算データＤＡに対してそれぞれ最下位ビットから５
ビツト目、４ビツト目及び３ビツト目に値１を加算する
ようになされている。

さらに、これに加えてデコーダ回路８５においては、加
算データＤｃＩの値を値「０．０．０」に切り換え得る
ようになされ、丸め処理されていな一３３＝ い加算データＤＡを選択し得るようになされている。

さらにこの実施例においては、当該丸め処理につき、値
１を加算したビット以下を切り捨てないで、１４ビツト
の加算データＤＡをそのまま出力するようになされ、値
１を加算したビットに応じて最上位ビットから必要なビ
ットまでを選択して用いることができるようになされて
いる。

かくしてバッファ回路４１〜４４及び５４から加算回路
７６まで全体としてＲＮＳデータＤＲＯを、バイナリデ
ータでなる加算データＤＡに変換する第１のデータ変換
回路９２を構成する。

加算回路９３は、ラッチ回路９４を介して加算データＤ
Ａの上位１２ビツトを受けると共に加算データ発生回路
９５から出力される加算データＩ）ｃｚを受け、その加
算結果の最上位ビットのデータを正負数を判別する識別
信号ＤＪとして送出する。

すなわち第３図に示すように、ＲＮＳデータを復調した
加算データＤＡにおいては、１４ビツトスケーリング処
理した加算データでなることから、加算値ＳＡが値（Ｍ
、６−１）／２＋１　　（この場合値Ｍ　１６は、加算
データＤａが４ビット分スケーリング処理されたことか
ら法ｍ。−ｍ４の最小公倍数Ｍ　＝　２４０２４０の１
／１６の値１５０１５でなる）に対して値２に一ト！だ
け加算した値（ＭＩ６　１　）　／　２　＋１＋２トＬ
四より大きい値から値　　Ｍ＋６１＋２に−Ｌ−１の範
囲で負数を表現するのに対しく第３図（Ａ））　、ｋビ
ットのバイナリデータにおいては、最上位ビットに値１
が立つ値Ｓが値２ト１から値２に−１の範囲で負数が表
現される（第３図（Ｃ））。

従って当該加算データＤＡの負数を表す最小値（すなわ
ち値（Ｍｌｂ−１）　／２　＋　１＋　２に一しＩ）が
、負数を表す当該バイナリデータの最小値（すなわち値
２に一’）になるように、加算データＤＡに値１を加算
したピッ）Ｌ−１に応じて所定値を加算して加算データ
ＤＡを所定のデータ（以下変換データと呼ぶ）に変換す
れば（第３図（Ｂ））、値ＳＴＲの当該変換データにお
いては、加算データＤＡの値が負数を表す場合、最上位
ビットが値０から値１に切り換わる。

かくして値１を加算したビットＬ−１に応じて所定値を
加算して変換データを得ることにより、当該変換データ
の最上位ビットを用いて加算データＤＡの正負数を正し
く識別することができ、その分合体としてデコーダ回路
４０の構成を簡略化することができる。

さらにこの実施例においては、加算データＤＡのうちの
上位１２ビツトだけを用いて正負数を識別するようにな
され、その分合体の構成を簡略化するようになされてい
る。

すなわち１４ビツトの加算データＤＡを用いる場合にお
いて、加算データを１０ビツトに丸め処理する場合は、
次式 ％式％（３２） で表される値６７６を加算すれば、負数を表す加算デー
タＤＡが入力された際に、最上位ビットを値１に変化さ
せることができる。

これに対して、上位１２ビツトを用いて識別する場合に
おいては、２ビット分切り下げたことにより、値６７６
を値２２で除算して得られる値１７１を加算すれば、負
数を表す加算データＤＡが得られた際に、最上位ビット
を値１に変化させることができる。

かくして加算データ発生回路９５は、加算データを丸め
処理するビットに応じて加算データＤＣ２の値を切り換
え、例えば１０ビツトに丸め処理する場合には、値１７
１の加算データＤＣ２を出力するのに対し、加算回路９
３は、データ変換回路９２から出力された加算データＤ
Ａに値１７１を加算し、その最上位ビットのデータＤＪ
を識別信号り、として出力するデータ識別回路を構成す
る。

かくして加算データＤＡに値１を加算したビットに応じ
て所定値を加算して最上位ビットの値を得るようにした
ことにより、正数又は負数かを正確に識別し得、その分
正確なバイポーラのバイナリデータを得ることができる
と共に丸め処理機能を備えた全体として簡易な構成のデ
コーダ回路を得ることができる。

加算回路９６は、ラッチ回路９７を介して加算データＤ
Ａを受け、当該加算データＤＡに加算データ発生回路９
８から出力される加算データＤＣ３を加算して出力する
。

すなわち加算回路９６は、バッファ回路９９を介して得
られるバイポーラ切換信号ＤＢＩＵＮを、ラッチ回路１
００を介して得られる識別信号り、と共にアンド回路１
０１を介して受け、識別信号り、の論理レベルが論理「
１」に立ち上がるタイミングで加算データ発生回路９８
から出力される値１３６９　（すなわち２ｋ　Ｍｌｂで
なる）加算データＩ）ａ３を加算して出力する。

その結果加算回路９６においては、加算データＤＡが負
数を表してなるときには、加算データＤＡに対して値１
３６９を加算したバイナリデータが得られ、逆に正数を
表してなるときには、加算データＤＡをそのまま出力す
る。

かくして加算データＤＡをバイポーラのバイナリデータ
に変換して出力することができる。

これに対して加算回路９６は、バイポーラ切換信号り、
、、、が切り換わると、識別信号Ｄ１の論理レベルに無
関係に加算データＤＡをそのまま出力する。

その結果加算回路９６においては、バイポーラ切換信号
ＤＢＴ。８を切り換えることにより、必要に応じてバイ
ポーラのバイナリデータを切り換えて出力することがで
きる。

加算回路９６は、当該１４ビツトのバイナリデータのう
ち上位１３ビツトをラッチ回路１０２及びバッファ回路
１０３を介して出力すると共に当該バイナリデータの最
上位ビットを反転増幅回路１０４、ラッチ回路１０５及
びバッファ回路１０６を介して出力することにより、オ
フセットバイナリでなるバイナリデータＤＢＯ０を出力
する。

従って必要に応じて丸め処理するために値１を加算した
ビットに対して上位のビットだけを選択して用いること
により、丸め処理してバイポーラに変換されてなるバイ
ナリデータを得ることができる。

（Ｇ３）実施例の動作 以上の構成において、値７．１１．１３．１５及び１６
の法ｍ０〜ｍ４で表されるＲＮＳデータＤＲＯは、ＭＲ
Ｃの手法に基づいて順次スケールダウン処理されて加算
データＤＡに変換される。

このとき加算データＤＡを得る前の８ビツトの加算デー
タＤＡ４の段階で所定ビットに値１を加算することによ
り、当該加算ビットで丸め処理した加算データＤＡを得
ることができる。

さらにこのとき、法ｍ４を２のべき乗で表される値１６
に選定すると共に２のべき乗で表される値２４の法ｍ４
に関して最初にスケールダウン処理することにより、当
該スケールダウン処理に要するＲＯＭテーブル回路の構
成を簡略化し得ると共に、全体として簡易な構成で加算
データＤＡを４ビツトだけスケーリング処理した加算デ
ータを出力することができる。

加算データＤＡのうち上位１２ビツトが加算回路９３に
おいて丸め処理のために値１が加算されたビットに応じ
て所定値が加算され、その加算結果の最上位ビットが加
算データＤＡの値ＳＡが正数を表しているか否かを識別
する識別信号り、として出力される。

さらに加算データＤＡは、加算回路９６において識別信
号り、に基づいて値１３６９が加算され、その結果負数
を２の補数で表してなるバイポーラのバイナリデータＤ
、。。を得ることができる。

さらに加算データＤ、においては、バイポーラ切換信号
ＤＢＩＵＮが切り換わると値Ｏから値２に−１まで連続
する数を表すバイナリデータＤＢＯＯを得ることができ
る。

（Ｇ４）実施例の効果 以上の構成によれば、加算データＤＡに対して、丸め処
理のために値１を加算したビットに応じて所定値を加算
することにより、全体として簡易な構成で正確に正数及
び負数を識別することができる。

かくして正確なバイポーラのバイナリデータを得ること
ができると共に丸め処理機能を備えてなる全体として簡
易な構成のデコーダ回路を得ることができる。

（Ｇ５）他の実施例 （１）なお上述の実施例においては、ＲＮＳデータをバ
イナリデータに変換する際にスケーリング処理すると共
に丸め処理する場合について述べたが、本発明はこれに
限らず、必要に応じてスケーリング処理するようにすれ
ば良い。

（２）　　さらに上述の実施例においては、１４ビツト
のバイナリデータでなる加算データの上位１２ビツトの
データに対して１０ビツトに丸め処理する場合値１７１
を加算することにより、負数を検出する場合について述
べたが、本発明はこれに限らず例えば１４ビツトのバイ
ナリデータに対して値６７６を加算して負数を検出する
ようにしても良く、実用上十分な範囲でビット長を選定
すると共にこれに応じて加算値を設定すれば良い。

（３）　　さらに上述の実施例においては、値１を加算
したビットに応じて１２ビツトの加算データに所定値を
加算して正負数を判別する場合について述べたが、本発
明はこれに限らず、例えば１２ビツトの比較回路を用い
て値１を加算したビットに応じて正負数を判別するよう
にしても良い。

（４）　　さらに上述の実施例においては、スケーリン
グ処理することにより法ｍ０〜ｍ４の最小公倍数Ｍに対
してその１６分の１の奇数で表される値１５０１５の領
域に正数及び負数が割り当てられた加算データを、バイ
ポーラのバイナリデータに変換する場合について述べた
が、当該領域が偶数で表される値の場合は、（２’　−
Ｍ−１）／２−２’−’−’に代えて値（２に−Ｍ）／
２−２に−Ｌ−１を加算してその加算結果の最上位ビッ
トを識別信号り、として用いるようにすれば良い。

（５）　　さらに上述の実施例においては、ＲＯＭテー
ブル回路７８及び７９から出力される加算データＤＡ４
に対して所定ビットに値ｌを加算して丸め処理する場合
について述べたが、加算する対象はこれに限らず、例え
ば剰余データＤ、３に加算したり、加算データＤＡに加
算するようにしても良い。

（６）　　さらに上述の実施例においては、加算回路８
３においてオーバーフローしないように所定ビットに値
１を加算する場合について述べたが、本発明はこれに限
らず、必要に応じてオーバーフローするようにしてその
分ビット長の長い加算データを加算回路７６に出力する
ようにしても良い。

（７）　　さらに上述の実施例においては、ＭＲＣの手
法を用いて得られた加算データをバイポーラのバイナリ
データに変換する場合について述べられたが、ＲＮＳデ
ータを変換する手段はこれに限らず、例えば中国人の剰
余定理等広く適用することができる。

（８）　　さらに上述の実施例においては、値７．１１
．１３．１５及び１６の５つの法ｍｏｘｍ４についてＲ
ＮＳデータからバイナリデータに変換する場合について
述べたが、法の数及び値はこれに限らず、必要に応じて
種々の値に選定し得る。

（９）　　さらに上述の実施例においては、本発明をデ
ィジタル映像信号をフィルタリング処理するディジタル
フィルタ回路のデコーダ回路に適用した場合について述
べたが、本発明はこれに限らず、例えばオーディオ信号
、ビデオ信号等のディジタル信号処理回路に広く適用す
ることができる。

Ｈ発明の効果 以上のように本発明によれば、ＲＮＳデータを復調して
得られたバイナリデータをバイポーラのバイナリデータ
に変換する際に、丸め処理のために値Ｉを加算したビッ
トに応じて正負数を識別するようにしたことにより、全
体として簡易な構成で誤差のないバイポーラのバイナリ
データを得ることができるデコーダ回路を得ることがで
きる。

【図面の簡単な説明】

第１図は本発明によるデコーダ回路の基本的原理の説明
に供する路線図、第２図（Ａ）及び（Ｂ）は本発明によ
るデコーダ回路の一実施例を示すブロック図、第３図は
その動作の説明に供する略線図、第４図は信号処理回路
の構成を示すブロック図、第５図はそのデコーダ回路の
構成を示すブロック図、第６図及び第７図はその動作の
説明に供する路線図である。 ３．４０・・・・・・デコーダ回路、１３〜１５．１７
．２３．２５．３０．５０〜５３．５７〜５９．６５．
６６．７０．７１．７８．７９・・・・・・ＲＯＭテー
ブル回路、２２．３７．７６．８３．９３．９６・・・
・・・加算回路、９２・・・・・・データ変換回路、９
５．９８・・・・・・加算データ発生回路。

Claims (1)

1. 【特許請求の範囲】 ＲＮＳデータをバイナリデータに変換する第１のデータ
   変換回路と、 上記バイナリデータの所定ビットに対して値１を加算す
   るようになされた加算回路と、 上記所定ビットに対して値１が加算されたバイナリデー
   タに対して、上記値１を加算したビットに応じて所定値
   を加算して、上記バイナリデータをバイポーラのバイナ
   リデータに変換する第２のデータ変換回路と を具えるようにしたことを特徴とするデコーダ回路。