JPH01128288A - デジタルｆｉｆｏメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、絶縁ゲート電界効果型トランジスタと、入
力がメモリのデータ入力に接続し出力がメモリのデータ
出力に接続しているｎ個の並列信号チャネルのメモリセ
ルアレイから成るデジタルＦＩＦＯメそりであって、各
信号チャネルにはｍ個の直列接続した同一のメモリセル
があシ、この同一のメモリセルの各々はエネーブル入力
を備え、信号の流れの方向に隣接しているメモリセルが
次々と導通さｎていくようにクロック信号がメモリセル
に与えられるようなデジタルＦＩＦＯメモリに関するも
のである。

［従来の技術］ このようなＦＩＦＯメモリは例えば米国特許第３７０８
６９０号明細書に記載されている（　”ＦＩＩｉ’Ｏ”
はファーストイン、ファーストアウトの略語である）。

従来の技術では、メモリセルはレベルリジェネレータと
そ扛に後続する転送トランジスタから構成すれている。

レベルリジェネレータは被制御電流パスがクロック入力
と転送トランジスタの被制御電流ノ４スの間に並列に接
続されている２つのトランジスタから成る。この転送ト
ランジスタの電流・苧スのもウ一方の端部は次のメモリ
セルのレベルリジェネレータトランジスタの１つのゲー
トに接続されると共に、ギヤ／ｆシタを通してクロック
信号の基準点に接続されており、又他方のレベルリジェ
ネレータのゲートはクロック入力に接続さし、転送トラ
ンジスタのゲートはエネーブル入力である。このＦＩＦ
Ｏメモリは本発明者のヨーロッノや特許出願第ＥＰ−Ａ
２４３５２８号（本発明にかかる出願の出願日以前には
公開されていない）に記載されてお）、もっばら単一基
本クロック信号から導出されるクロック信号によって動
作する。

［発明の解決すべき課題コ 従って本発明の目的は、入力データ速度（ｒａｔｅ）に
おいてＦＩＦＯメそりに転送された入力データ流が、Ｆ
ＩＦＯメモリ内を流れて出力データ流が瞬間的に入力デ
ータ速度とは異なる出力データ速度で現れるようＫし、
２つのデータ速度が同時に書き込まれ文具なるデータレ
ートでＦＩＦＯメモリから読み取られるようなメモリを
提供することである。

［課題解決のための手段］ 本発明によれば、上記目的は、 絶縁ゲート電界効果型トランジスタと、入力がメモリの
データ入力に接続し出力がメモリのデータ出力に接続し
ているｎ個の並列信号チャネルのメモリセルアレイから
成るデジタルＦＩＦＯメモリであって、 各信号チャネルにはｍ個の直列接続したそれぞれエネー
ブル入力を有する同一のメモリセルを含み、 信号の流れの方向に隣接しているメモリセルが次々と導
通されていくようにクロック信号がメモリセルに与えら
れるようなデジタルＦＩＦＯメモリにおいて、 各信号チャネルの入力がデータ入力に直接に接続され、
又出力はデータ出力に接続されており、第１のクロック
ドライバ、第２のクロックドライバ及びｍ番目のクロッ
クドライバがｎ個の第１のメモリセル、ｎ個の第２のメ
モリセル及びｎ個のｍ番目のメモリセルとそれぞれ関連
しており、構成が同じｍ個のクロックドライバにはリセ
。

ト信号と周波数が最大入力データ速度より大きい基本ク
ロック信号が与えられ、各クロックドライバにはリセッ
ト入力、データ利用入力ライン及びデータ利用出力ライ
ンかあ）、クロックドライバのデータ利用入力ラインは
データ要求入力ライン及びデータ要求出力ラインと共に
すぐ前のクロックドライバのデータ利用出力ラインに接
続されており、クロックドライバのデータ要求入力ライ
ンは後続のクロックドライバのデータ要求出力ラインに
接続さｎておル、第１のクロックドライバのデータ利用
入力ラインには有効入力データの存在を指示する信号が
与えられ、最後のクロックドライバのデータ要求入力ラ
インには次のデータワードが出力に転送されるべきであ
ることを指示する信号が与えられるデジタルＦＩＦＯの
メモリセルによっで達成される。

本発明によればギヤ・辛シタを必要とせず集積回路チ、
グ上のＦ’　ＩＦＯメモリが占める空間を減少させるこ
とができるため、前記米国特許筒３７０８６９０号明細
書に記載された発明の欠点を除去することができる。

［実施例］ 以下添付図面を参照にしてこの発明の詳細な説明する。

第１　因ａ　（Ｄ概略的な回路図には、ｎ個の可能な並
列信号チャネルの内、チャネルｂｌ、ｂ２゜ｂｎ−７，
ｂｎが示されている。信号チャネルｂｌには第１のメモ
リセルａｌｌ、第２のメモリセルｅ　ｌ　２、最後から
２番目のメモリセルｃ１ｍ−１及び最後のメモリセルＣ
１ｍが含まれている。第２の信号チャネルｂ２内の対応
するメモリセルは参照符号ｃ２１．ａ２２．ａ２ｍ−１
，ｃ２ｍによって示され、最後から２番目の信号チャネ
ルｂｎ−１内の対応するメモリセルはｃ　（ｎ−１）　
ｌ　、　ｃ　（ｎ−υ２゜ｃ（ｎ−７）（ｍ−７）、ｃ
（ｎ−ｊ）ｍによって、又最後の信号チャネルｂｎにお
けるメモリセルはｃｎｌ。

ｃｎ２．ｃｎｍ−Ｊ、ｅｎｍによって示されている。こ
れらすべてのメモリセルはセルアレイｚｆを形成してい
る。

クロック出力ｔ１が関連するメモリセルのエネーブル入
力に接続しているクロックドライバ１１・・・は同じ順
番で信号チャネル内のｍ個のセルのすべてと関連してい
る。すなわちクロックドライバｔｔｌは第１のメモリセ
ルＣ・・・ｌの総てと、クロックドライバ１１２は第２
のメモリセルＣ・・・２の総てと、又クロックドライバ
ｔｔｍ−７は最後から２番目のメモリセルＣ・・・（ｍ
−υのすべてと、クロックドライバｔｔｍは最後のメモ
リセルＣ・・・ｍの総てと関連している。

第１図すに示さｎているように、各クロックドライバ１
１・・・にはデータ利用入力ラインｖｅ１データ利用出
カラインｖａ、データ要求入力ラインｒｅ及びｒ−夕要
求出力ラインｒａがある。クロックドライバ、例えばク
ロックドライバｔｔ、ｉ’のデータ利用入力ラインｗｅ
はすぐ前のクロックドライバ、ナなわちクロックドライ
バｔｔＪのデータ利用出力ラインＶ＆に接続されている
。クロックドライバ、例えばクロックドライバｔｔｌの
データ要求入力ラインｒｅは後続のクロックドライバ、
すなわちクロックドライバｔｔ２のデータ要求出力ライ
ンｒａに接続されている。基本クロック信号ｇｌは出力
信号ｔａを出力するクロックドライバ１１・・・のりａ
２り入力に与えられる。

第１図Ｃはメモリセルの第１の変形例の概略的な回路図
である。転送トランジスタｔにはレベルリジェネレータ
ｐが後続している。図ではメモリセルは小さな正方形に
簡単にまとめて示しである。

Ｍ１図ｄはメモリセル、すなわちＣＭＯＳメモリセルの
第２の変形例の回路図である。この第２の変形例は、正
の電源電圧端子＋Ｕと負の電圧基準点−Ｕの間に直列に
接続さ扛た第１のＰチャネルトランジスタｐＨ第２のＰ
チャネルトランジスタル２、第２のＮチャネルトランジ
スタｎ２及び第１のＮチャネルトランジスタｎ）の被制
御電流パスから構成されてお遵、第１のＰチャネルトラ
ンジスタ及び第１のＮチャネルトランジスタはゲートは
互罠接続されてメモリセルの入力を形成している。クロ
ックドライバ１１・・・の出力ｔａから引き出されたク
ロック信号Ｇｌは第２のＮチャネルトランジスタｎ２１
１ｃ与えられ、又反転クロック信号Ｇ２は第２のＰチャ
ネルトランクスタル２のｙ　−トに与えらｎる。２つの
トランジスタｐ２．ｎ２の接合点はメモリセルの出力で
ある。

第１図ｅＫは単一導電型のトランジスタ、望ましくはＮ
チャネルトランジスタを用いたメモリセルの第３の変形
例の回路図が示されている。直列接続されたＭ１１第２
及び第３のメモリセルトランジスタｃｔｌ、ｃｔ２．ｃ
ｔ３の被制御電流ノ９スは電源の正の電圧端子＋Ｕに接
続され、トランジスタｃｔＪのゲートはメモリセルの入
力となっている。

第１及び第２のメモリセルトランジスタａｔｌ。

ｃｔ２の接合点はメモリセルの出力である。クロックド
ライバからの第１のクロック信号Ｆ１は第１のセルトラ
ンジスタｃｔｌのゲートに接続されると共に、前記直列
接続された３つのメモリセルトランジスタの正の電源電
圧端子＋Ｕに接続していない方の端部に与えられる。第
１のクロック信号Ｆ１に関して遅延し又オーバーラツプ
するクロックドライバからの第２のクロック信号Ｆ２は
、第２のセルトランジスタｃｔ２のゲートに与えらｎる
。

第２図には第１図に示さ扛たセルアレイとデータ入力ｄ
ｅＯ間に接続するデマルチプレクサｄｘが示されている
。各信号チャネルｂ・・・において、デマルチプレクサ
ｄｘは第１の付加メモリセル２・・・１と第２の付加メ
モリセル２・・・２の直列接続によって形成しているデ
マルチプレクスセルを有している。これら２つの付加メ
モリセルはセルアレイのメモリセルと同じ内部回路であ
り、第１図Ｃあるいは第１図ｄのいずれかに示さ扛てい
るように構成きれている。第１の信号チャネルｂノには
、直列接続された付加メモリセｙｖｚｌｌ、ｚ１２を、
第２の信号チャネルｂ２は付加メモリセルｚ２１．ｚ２
２を、最後から２番目の信号チャネルｂｎ−７は付加メ
モリセルｚ（ｎ−１）Ｊ、ｚ（ｎ−Ｊ）２を、最後の信
号チャネルｂｎは付加メモリセルｚｎｌ、ｚｎ２を備え
ておシ、付加メモリセルｚｎｌのエネーブル入力はこの
セルを定常的に開放状態に維持させる電位ｖｏに接続さ
れているため、データはこのセルに定常的に転送される
。第１の付加メモリセル２・・・１の入力はＦＩＦＯメ
モリのデータ入力ｄｏに接続される。

デマルチプレクスセルのエネーブル入力は以下のように
、入力データ速度信号ｇ２に基づいているｎ個の入力ク
ロック信号ｅｌ、ｅ２．ｅｎ−１゜ｅｎによって制御さ
れる。第１の信号チャネルｂｌ内の第１の付加メモリセ
ルｚｌｌはＭｌの入力クロック信号ｅ１によって制御さ
れ、第２の信号チャネルｂ２内の第１の付加メモリセル
ｚ２１は第２の入力クロック信号ｅ２によって、又最後
から２番目の信号チャネルｂｎ−７内の第１の付加メモ
リセルｔ（ｎ−１）ｌは最後から２番目の入力クロ。

り信号ａｎ−７によって制御される。一方第２の付加メ
モリセル２・・・２のすべては最後の入力クロック信号
ｅｎによって制御される。入力データ速度信号ｇ２は入
力データがデータ入力ｄａに転送されるクロック速度で
ある。

第３図には第２図に示され又第１図Ｃに示されたメモリ
セルを用いた構成が示されている。データ出力ｄ＆とセ
ルアレイｚｆＯ間にはマルチプレクサｍｘが接続されて
いる。各信号チャネルｂ・・・では、マルチプレクサｔ
ｎｘは付加転送トランジスタｚｔ・・・と直列に接続さ
れた第３の付加メモリセル２・・・３から成るマルチプ
レクスセルを備えている。しかし第１の信号チャネルｂ
ノのマルチプレクスセルには、第３の付加メモリセルｚ
１３の付加転送トランジスタはない。第２の信号チャネ
ルｂ２では、マルチプレクスセルは第３の付加メモリセ
ルｚ２３及び付加トランジスタｚｔ２から構成されてい
る。

最後から２番目の信号チャネルｂｎ−１では、マルチプ
レクスセルは付加メモリセルｚ（ｎ−７）３及び付加転
送トランジスタｚｔ（ｎ−７）から、さらに最後の信号
チャネルｂｎでは付加メモリセルｚｎ３と付加転送トラ
ンジスタｚｔｎから構成されている。付加転送トランジ
スタｚｔ２．ｚｔ（ｎ−７）、ｚｔｎの出力はＦＩＦＯ
メモリのデータ出力に接続されている。

第３図に示されたマルチプレクスセルの・転送トランジ
スタのゲートは出力クロック信号ｓｌ。

ｓ　２．５ｎ−Ｊ、５ｎｌｃよって制御され、これら出
力クロック信号は以下のように出力データ速度信号ｇ３
に基づいている。第２番目から最後までの信号チャネル
の第３の付加メモリセルｚ２３゜ｚ（ｎ−υ３．ｚｎＪ
は第１の出力クロック信号ｓ１によって制御され、信号
チャネルｂ１・・・ｂｎの付加転送トランジスタｚｔ・
・・は、それぞれ第１、第２及び最後の出力クロック信
号１１１・・・８ｎによって制御される。出力データ速
度信号ｇ３は出力データがデータ出力ｄａから読み取ら
れるクロック速度である。

入力クロック信号ｅ・・・と出力クロック信号８・・の
活性パルスは共に各々の転送トランジスタをオンに切換
え、互いにオーバーラツプせずに時間的に相互に後続す
る。入力データ速度ｇ２及び出力データ速度ｇ３は、基
本クロック信号ｇ１のｎ倍の周波数の手分より小さいか
あるいは等しい。

第３図に示されている最後の信号チャネルの第１の付加
メモリセルｚｎＪはレベルリジェネレータｐのみによっ
て構成されているが；　これは第２図では示されている
電位ｖｏによって定常的にオンにされている転送トラン
ジスタｔが省略されることができるためである。

第４図に示されているのは第２図に示されている構成で
あ！０、Ｍ１図ｄあるいは第１図ｅに示されているメモ
リセルが用いられている。データ出力ｄａとセルアレイ
ｚｆＯ間にはマルチプレクサｍｘが接続されている。各
マルチプレクスセルは、直列接続された第３の付加メモ
リセル２・・・３と第４の付加メモリセル２・・・４に
よって形成されており、第１の信号チャネルｂｌには第
４の付加メモリセルはない。これら２つの付加メモリセ
ルのエネーブル入力は、以下に示すように出力データ速
度信号ｇ３に基づく出力クロック信号８・・・によって
制御されている。第３の付加メモリセル２・・・３は第
１の出力クロック信号８１によって制御され、第２番目
から最後までの信号チャネルｂ２・・・ｂｎの第４の付
加メモリセル２・・・４は、それぞｎ第２、最後から２
番目及び最後の出力信号ｓ２．ａｎ−１，Ｓｎによって
制御される。

第１の信号チャネルｂｌでは、第１の付加メモリセルｚ
ｌｌＶｃはメモリセルと同じ技法（例えばＮチャネル０
ＭＯ８）で形成された静止インバータｓｉが先行してい
る。入力クロック信号ｅ・・・及び出力クロック信号Ｓ
・・・の周波数は又基本クロック信号ｇｌのｎ倍の周波
数の半分より小さいかあるいは等しい。

本発明の望ましい実施例では、ｎ個の入力クロック信号
ｅ１・・・ｅｎ及びｎ個の出力クロック信号８１・・・
ｓｎはそれぞれ第１のｎ段リングカウンタｒｚｌ及び第
２のｎ段リングカウンタｒｚ２によって生成される。こ
の２つのリングカウンタにはリセット信号ｒｓが与えら
れている。入力データ速度ｇ２は第１のリングカウンタ
ｒｚｌのシフト信号であり、このカウンタは一般にフィ
ードバックシフトレジスタとして構成されている。ｎ個
の段の出力は入力クロック信号ｅ・−・を与える。リン
グカウンタｒｚｌは第１のクロックドライバｔｔｌのデ
ータ要求出力ラインｒａに接続されており、最後の段の
出力は第１のクロックドライバｔｔｌのデータ利用入力
ラインｖｅに結合されている。

出力データ速度信号ｇ３は第２のυングカウンタｒｚ２
のシフト信号であり、このリングカウンタｒｚ２の各段
出力からはｎ個の出力クロック信号８・・・が与えられ
る。リングカウンタｒｚ２の第１の段の出力は最後のク
ロックドライバｔｔｎのデータ要求入力ラインに結合さ
れている。

基本クロック信号ｇｌ、入力データ速度信号ｇ２及び出
力データ速度信号ｇ３はオーバラッゾしない二相信号ｆ
ｌ、ｆｌｑ；ｆ２．ｆ２ｑ；ｆ３゜ｆＪｑ；であること
が望ましく、二相信号内では第１の信号ｆ・・・が第２
の信号ｆ・・・ｑを導く。

第５図にはＮチャネル技法におけるクロックドライバ１
１・・・の望ましい実施例の回路図が示されている。デ
ータ利用入力ラインｖｅは、出力がナンドダー）　ｎｇ
の第１の入力に接続されている第１のインバータ１１の
入力に接続されている。データ利用出力ラインＶ＆は第
１のダイナミックメモリ段ｓｐＩの出力に接続され、こ
のダイナミックメモリ段ａｐｌは、直流電源の正端子子
Ｕと負端子−Ｕとの間に差動増幅器（以下簡略化のため
に“差動トランジスタ”と呼ぶ）として接続さｎている
３つのトランジスタｄｌｌ、ｄ２１．ｒ１３１を有して
いる。ダイナミックメモリ段ｔｒｐｌのこの出力は３つ
の差動トランジスタの接続点である。データ利用出力ラ
インｖａはナンドダ−）　ｎｇの第２の入力にも接続さ
れている。

リセットラインｒｓは第１の差動トランジスタｄｌｌの
ゲートに接続され、データ要求入力ラインｒｅは第２の
差動トランジスタｄ２１のゲートに接続されている。デ
ータ要求出力ラインｒａはクロック切り替え段ｓｓＯの
出力と、第３の差動トランジスタｄ３１のゲートと、及
びクロック入力ｔａとに接続さｎている。

ナントゲートｎｇの出力は、ゲートに第１の基本クロッ
ク信号ｇ１の第２の二相信号ｆ１ｑが与えられている直
列トランジスタ１ｔの被制御電流パスを通して、クロッ
ク切り替え段１１８０の入力に接続している。このクロ
ック切り替え段８ｓＯは以下のように構成されている。

第１及び第２のトランジスタｔｌ、ｔ２はそれらの被制
御電流・母スが、基本クロック信号ｇ１の第１の二相信
号ｆ１の供給端子とＤＣ電源の負端子−Ｕとの間に直列
に接続されている。第２のインバータ１２及び第３のト
ランジスタｔ３はクロック切り替え段ｓｓＯの入力と第
１のトランジスタｔノのゲートの間に挟入されており、
クロック切り替え段８８θの入力はまた第２のトランジ
スタｔ２のゲートに接続さ扛、又■０の出力は２つのト
ランジスタｔｌ、ｔ２の接続点である。第３のトランジ
スタｔ３のゲートは電源の正端子十ｕＫ接続されている
。

第６図にはＮチャネル技法による第２のリングカウンタ
ｒｚ２の望ましい実施例の回路図が示されている。第２
のリングカウンタｒｚ２の各段は、スレー１部分におい
てＲ入力及びＳ入力を有するマスタースレーブＤ７す、
プフロッｆｆｆ１・・・ｆｆｎ　ト、付加クロック切り
替え段ｓｓｌ・・・ｓｓｎとから成シ、この切り替え段
ｓｓｌ・・・ｓｓｎはその入力がマスタースレーブＤ７
リツプフロツプｆｆ・・・のＱｑ出力に接続さ扛、出力
データ速度信号ｇ３の第１の二相信号ｆ３が与えられる
。簡略化のために以下このマスタースレーブＤ７す、シ
フ０．プは単に″′７リツグンロツゾと呼ぶことにする
。

付加クロック切り替え段ｍａｌ、ｓｓ２，５８ｎ−Ｊ。

ａｓｎの構成は、前に説明した第５図に示されているク
ロック切り替え段■０の構成と同じである。

リセット信号ｒｓは第１のフリップフロップｔｆｌのＳ
入力に与えられ、又第２番目からｎ番目までのフリ、シ
フ０ッグｆｆ２・・・ｆｆｎのＲ入力に与えられる。出
力データ速度信号ｇ３の第２の二相信号ｔ３ｑはフリッ
ゾ７０ッｆｔｔ・・・のクロック入力に与えられ、７リ
ツゾ７０ツブｆｆは各々のＱ出力が次のフリップフロツ
プのＤ入力に接続され、最後の７リツプフロツグｆｆｎ
のＱ出力は第１のフリップフロツプｆｉｌのＤ入力に接
続されてリング回路として接続されている。第１の付加
クロック切ル替え段■１の出力にはｎ番目のクロックド
ライバｔｔｎのデータ要求出力ラインが接続されている
。

第７図にはＮチャネル技法による第２図に示された第１
のリングカウンタｒｚｌの望ましい実施例が示されてい
る。このリングカウンタの構成は第３図建水された第２
のリングカウンタｒｚ２と同じであるが、さらに付加的
に差動増幅器の形態で互に接続された３つの差動トラン
ジスタｄ１２゜ｄ２２．ｄ３２から成る第２のダイナミ
ックメモリ段ｔｓｐ２を備えている。仁の第２のメモリ
段ｓｐ２ではリセット信号ｒ８が第１０差動トランジス
タｄ１２のゲートに与えられる。最後のカウンタ段の出
力ｅｎは又最後のクロック切り替え段８ｇｎの出力でも
あシ、第３の差動トランジスタｄ３２のゲートに与えら
れる。第２の差動トランジスタｄ２２のゲートには第１
のクロックドライバｔｔｌのデータ要求入力ラインｒｅ
が接続され、出力はこのクロックドライバのデータ利用
出カラインｖａＫ接続されている。入力データ速度信号
ｇ２の第２の二相信号ｆ２ｑはフリップフロップｆｆｌ
・・・ｆｆｎのクロック入力に与えら汎、一方関連する
第１の二相クロック信号ｆ２はクロック切り替え段５ｔ
ｐｌ・・・ｓｓｎに与えられる。

第８図にはＮチャネル技法によるメモリアレイのＣＭＯ
Ｓクロックドライバ１１・・・の望ましい実施例が示さ
ｎている。

データ利用入力ラインｖｅは、２つのクロック信号によ
ってクロックされるノアゲートｎｒの１つの入力に接続
されている。第１のＮチャネルトランジスタｎｎｌの被
制御電流パスはノアゲートｎｒの他方の入力と＝源の負
端子−Ｕとの間に接続され、第１のＮチャネルトランジ
スタｎｎＪのゲートはリセット入力ｒｓである。正の電
源端子＋Ｕと負の電源端子−Ｕの間には直列接続の第１
のＰチャネルトランジスタｐｐ１と第２のＮチャネルト
ランジスタｎｎ２の被制御電流パスが接続され、こ扛ら
の接合点はノアゲートｎｒの他方の入力釦接続されると
共に第１の静止インバータｅｉＪを通してデータオリ用
出カラインＶｋに接続されてｂる。

正の電源端子＋Ｕと負の端子−Ｕの間には直列接続の第
２のＰチャネルトランジスタｐｐ２、第３のＰチャネル
トランジスタｐｐ３及び第３のＮチャネルトランソスタ
ｎｎＪが接続されてお９．２４２（７）Ｐチャネルトラ
ンジスタＩ）ｐ２のゲートはノアダー）　ｎｒの出力に
接続され、第３のＰおよびＮチャネルトランジスタの接
合点は第２の静止インバータｃｉｚを通して第２のクロ
ック信号Ｆ２の出力に接続されている。ノアゲートｎｒ
の出力は、単一クロック信号によってクロックされるイ
ンバータｅｉのクロック入力に接続されている。このイ
ンバータｅ１の出力は第１のＰチャネルトランジスタｐ
ｐｌのゲートに、文箱３の静止インバータｃｉ３を通し
て第３のＮチャネルトランジスタｎｎ３のゲートに、さ
らに第１のクロック信号Ｆ１の出力に接続されている。

基本クロック信号ｇｌからは、オーパラツゾしないＣＭ
ＯＳクロック信号の第１の対ｍｌ、ｍｌｑと第２の対＋
ｎ２．ｍ２ｑが導出され、第１の対の第１ｏ信号ｍ１は
インバータｅｉのゲートに与えられ、第２の対の第１の
信号ｍ２は第３のＰチャネルトランジスタｐｐ３のゲー
トに与えられ、第２の対のクロック信号ｍ２．ｍ２ｑは
ノアダー）ｎｒに与えら扛る。

第９図には、もしｍ＝ｎ＝４７ｚらば、すなわちセルア
レイが４×４メモリセルで構成されるならば第３図及び
第５図乃至第７図に従って本発明の実際の実施例に生じ
る信号波形が示されている。時間的な変化は、基本クロ
ック信号ｇ１の２つの二相信号ｆＪ、ｆ１ｑの３０クロ
ック期間について示されており、個々のクロック期間に
は第９図に示された上部及び底部の線に１から３０まで
連続番月が付けられている。

又、第９図で一行づつ上から下まで記載された信号鼓形
には関連する図の連続参照番号が付けられているため、
個々の信号が生ずる回路点は明確に認めら扛る。複合参
照符号、例えばｒｚＪｆｆ２Ｑｑは第７図に示されたリ
ングカウンタｒｚｌの７リツプ７０ツゾｆｆ２のＱｑ比
出力表す。具体的には４×４セルアレイであるために第
３図、第６図及び第７図の連続番号ｎ−Ｊとｎ−１は第
９図では連続番号３と４になっているので、例えば参照
符号ｒｚ’ｆｆ３Ｑｑは第６図のリングカウンタｒｚ２
の７リツプフロツプｆ　ｆ　ｎ−１のＱｑ比出力表す。

第９図に示された個々の曲線には上から下へ１ないし３
７の連続番号が付けられている。それぞれの番号は、信
号レベルが２つのバイナリレベルの内のより正のレベル
、すなわちＨレベルならば信号レベルの下に、あるいは
信号レベルが番号の位置でＬレベルならばその上に記載
さｎている。

例えば番号ｌは信号ｒ８のＨレベルより下にあシ、番号
４は信号ｒｚｌｆｆｌＱｑのＬレベルより上にある。

番号１ないし２７は曲ａ＃の左手Ｓ４部にあ）、番号２
８なりし３７は右手端部にある。以下の説明ではこれら
の番号が第９図に示されたラインのそれぞｊ７の＠線を
指示するのに用いら扛、第９図の上部及び底部での水平
番号はクロック期間あるいはクロックの瞬間を番号づけ
ている。

厳１２汲び１３では基本クロック信号ｇｌの２つの二相
信号ｆｌ、ｉｌｑが連続曲線で示されており、動作中基
本クロック信号ｇ１が定常的に本発明のＦＩＦＯメモリ
に与えられることを示す。ｄｉは、クロック期間１の間
ＨレベルであＪ、ＦＩＦＯメモリをゼロあるいは初期状
態におくリセット信号ｒｓを示′ｔ、曲腺２及び３は、
入力データがデータ入力ｄｅに転送されるノ４ルス反復
速度でクロック信号から導出される２つの第２の二相信
号ｆ２．ｆ２ｑを示す。第９図では、クロック期間７．
１４．１５、及び１７乃至３０の期間中は入力データが
データ入力ｄｅに与えられないため、これらのクロック
期間中二相信号はＬレベルにある。

第９図では簡略化のために、第２の二相信号ｆ２及びｆ
２ｑと第１及び第３の二相信号ｆｌ。

ｆｌｑとｆＪ、ｆＪｑの期間は同じになっておシ、ゲー
ト等によって生じる信号の遅延は考慮されていない。

曲線番号４はクロック期間２の後半の初めにおいて、第
１のリングカウンタｒｚｌのフリップフロラｆ　ｆｆｌ
のＱｑ比出力Ｈレベルにあることを示している。こ扛は
、リセット信号が他のフリップフロップのＲ入力に与え
らｎさらにフリップフロップｉｆｌのＤ入力に与えられ
るため、リセット信号ｒｓが１（レベルの間、スリップ
７０ツブｆｆｌのＱ出力がＨレベルにあシ、一方では他
のフリップ７０ツブのＱ出力がＬレベルにあるためであ
る。

このＨレベルは、第２の二相信号ｆ２ｑがＨレベルであ
る時、すなわちクロック期間２の後半の初めにおいてＱ
出力に転送される。しかしこの瞬間フリラグフロッグｆ
ｆ２のＤ入力におけるＨレベルはこのフリラグフロッグ
のＱ出力に転送さｎｌそこにとどまってクロック期間３
中フリツノフロツｆ　ｆｆ３のＤ入力にあるため、この
クロック期間のＬからＨへ移行する際にＨレベルが７リ
ツプフロツゾｆｆ３のＱ出力に転送される。従ってクロ
ック期間４のＬからＨへ移行する際には、７リツノフロ
、プ！ｆ４のＱ出力とフリップフロップｆｉｌのＤ入力
はＨレベルにチ）、個々の７リツプフロツノのＱｑ比出
力らは、Ｑ出力での信号と反転された信号が与えられる
。これは曲線番号５乃至７によって示されており、クロ
ック期間７の間クロック信号ｆ２とｆ２ｑにおけるイン
ターバルが対応する時間シフトで再び曲＄４乃至７の信
号に現れる。

曲線８乃至１１はクロック切り替え段ｓｓｌ・・・の出
力を示す。これらの出力は曲線８を参照としてクロック
切り替え段８ｍｌによって以下説明するように与えらｎ
る。二相信号ｆ２のＨレベルの間、フリツプフロツプｆ
ｆＪのＱｑ比出力Ｌレベルにあシ、このＬレベル釦よっ
てトランジスタｔ２はオフとさｎ又Ｌレベルはインバー
タ１２によってＨレベルに変換されてトランジスタｔノ
のｆ−１に与え　゛られるため、トランジスタｔ１はオ
ンにされ、従って二相信号ｆ２のＨレベルは出力ｅｌに
転送される。Ｑｑ比出力Ｈレベルになると、トランジス
タｔ２はオンにされてＨレベルはインバータ１２によっ
てＬレベルに変換されるため、トランジスタｔ１はオフ
にさ扛て出力ｅ１はＬレベルが再びｅノに現れるように
負端子−Ｕの電位にされる。

クロック期間２の前半の期間出力ｅノに現れるＨレベル
は、第９図乃至第１１図に示されるように、１クロック
期間の相対的シフトで出力ｅ２゜＊３．ｅ４に、すなわ
ちクロック期間３乃至５の初めにも現れる。Ｈレベルが
クロック期間５の初めに出力ｅ４に現れる時、クロック
ドライバｔｔ１のデータ利用入力ラインｖｅと同一なリ
ングカウンタｚ１のデータ利用出力ラインｖａはＬレベ
ルとなる。これは以下のように第７図に示さｆ′Ｌｆｃ
ダイナミックメモリセルｔｘｐ２によって生じる。差動
トランジスタｄ１２のゲートにはリセット信号ｒｓが与
えられていてＬレベルであるため、このトランジスタｄ
１はオフである。一方差動トランジスタｄ３２は信号ｅ
４のＨレベルによってオンにされているため、差動トラ
ンジスタｄ２２のゲートの信号も又Ｌレベルであること
によって（曲線１５参照）、３つの差動トランジスタの
談合点はＬレベルでおる。このＬレベルはクロック期間
５中維持される。

曲線１５はリングカウンタｒｚｌのデータ要求入力信号
を示してお夛、この信号はクロックドライバｔｔｌから
きたものであるためクロックドライバｔｔｌのデータ要
求出力信号ｒａと同じである。第５図ではクロック期間
５０間、インバータ１ノの入力がＬレベルにあるため、
出力はＨレベルである。

一方ｆ−タ利用出力ラインｖａはＨレベルにあ少（曲線
１８参照〕、ナンドゲート　ｎｇの出力はＬレベルにあ
る。このＬレベルは第２の二相信号ｆＪｑがＨレベルに
なるまでインバータ１２０入力には転送されないため、
インバータ１２の出力でのＬレベルはトランジスタｔ１
をオフに維持し、一方トランジスタｔ２はナンドゲート
ｎｇの出力がＨレベルである結果オンであるため、出力
ｔａの信号はＬレベルである。

第１の二相信号ｆノはクロック期間５の後半にすでにあ
る出力ｔａに転送されるため、そこはＬレベルとなシ、
出力ｔａはクロック期間６の初めにはｆノがＨレベルで
あると考える。その結果ｖａはＬレベルになシ、又ナン
トゲートの出力はＨレベルとなる。しかしナンドゲート
の出力は第２の二相信号ｆｌｑによってクロック期間６
の後半の初めにおいてのみインバータ１２に転送される
ため、クロック期間５の後半の状態はクロック期間６の
前半の間クロック切り替え段５ｉｏ（Ｃおいて保持され
る。直列トランジスタ１ｔがクロック期間６の後半の初
めでオンにされると、トランジスタｔ２も又オ／になシ
、一方トランジスタｔ１がオフにされると出力ｔ＆はＬ
レベルになる。従ってこの出力ｔａはクロック期間６の
前半中のみＨレベルであるため、曲線１６で示されるよ
うにクロック期間１１及び１７の前半中もＨレベルであ
る。

他のクロックドライバｔｔ２　、　ｔａ３及びｔａ４は
今述べたクロックドライバｔｔＪと同様に作動するが、
曲線１９乃至２７に示されているように、時間は相対的
にシフトしている。これらの曲線ではクロック期間７中
二相信号ｆ２．ｆ２ｑにおいて上記のインターバルが対
応する時間シフト・で再び現扛る。

曲線２８と２９は第３の二相信号ｆ３．ｆ３ｑを示し、
出力データはとのｉ４ルス反復速度でデータ出力ｄａか
ら読み取られる。クロック期間２１と２５の期間中は出
力データは睨み取ら扛ないため、２つの二相信号ｆ、？
、ｆＪｑはこれらのクロック期間中はＬレベルである。

曲線３０乃至３３は第６図に示さｆした第２のリングカ
ウンタｒｚ２のフリップフロツプｆｆｌ・・・ｆｆ４の
Ｑｑ比出力信号を示し、リングカウンタｒｚ２はクロッ
ク切り替え段ｓｓｌ・・・ｓｓ４を駆動する。クロック
切り替え段ｓｇｌ・・・８８４の出力から出力クロック
信号８１・・・８４、曲線３４乃至３７が出力さ扛る。

第６図に示された個々の段の動作は第７図に示された対
応する段の動作と同じである。

【図面の簡単な説明】

第１図はメモリセルの３つの異なる回路変形例と共に示
したセルアレイの一実施例の概略的な回路図である。第
２図は入力デマルチプレクサを備えている第１図に示さ
れたセルアレイを示す。第３図は第１図Ｃに示されたメ
モリセルの入力デマルチプレクサ及び出力マルチプレク
サを備えた第１図に示されたセルアレイを示す。第４図
は第３図に示されたセルアレイに対応するが、メモリセ
ルが第１図ｄあるいは第１図ｅに示されたものを示す。 第５図はＮチャネルトランソスタを備えたクロックドラ
イバの一実施例の回路・図を示す。第６図は出力マルチ
プレクサのクロック信号を与えるリングカウンタの一実
施例の回路図を示す。第７図は入力デマルチプレクサの
クロック信号を与えるリングカウンタの一実施例の回路
図を示す。 第８図はＣＭＯＳクロックドライバの一実施例の回路図
を示す。第９図はｍ　＝＝　ｎ　＝　４の場合に第３図
に示さ扛たセルアレイに生じる信号波形を示す。 Ｃ・・・メモリセル、１１・・・クロックドライバ、Ｃ
ｔ・・・セルトランジスタ、ｚｎ・・・付加メモリセル
、ｅ・・・入力、出力クロック信号、ｂ・・・チャネル
、ｚｔ・・・転送トランジスタ、ｒｚ・・・リングカウ
ンタ、ｆ・・・二相信号、８ｐ・・・ダイナミックメモ
リ段、ｄ・・・差動トランジスタ、ｆｆ８・・・クロッ
ク切り替え段、ｆｆ・・・フリップフロップ、ｖａ・・
・データ利用出力ライン。 出願人代坤人　　弁理士　鈴　江　武　彦ｒｓ　ｇ＋ ｂ）※　゛）垂−竹ル。 ｅ） ÷υ　　　　ｃ、、、　　　　　　　　　　ｃｔｌｄ）
ｐｌ　　　　国午−Ｆｌ Ｆ２　　　　　Ｃｔ２ Ｃ，、、１３２ｐｌ 垂− ｔ３ Ｇロー”Ｌｆｌ　　　Ｆｌゴーｔ」−１−１６２ＬｒＬ
ｒ　Ｆ２」−ＴＩ］−

Claims (1)

1. 【特許請求の範囲】 １、絶縁ゲート電界効果型トランジスタと、入力がメモ
   リのデータ入力に接続し出力がメモリのデータ出力に接
   続しているｎ個の並列信号チャネルのメモリセルアレイ
   から成るデジタルＦＩＦＯメモリであって、 各信号チャネルにはｍ個の直列接続したそれぞれエネー
   ブル入力を有する同一のメモリセルを含み、 信号の流れの方向に隣接しているメモリセルが次々と導
   通されていくようにクロック信号がメモリセルに与えら
   れるようなデジタルＦＩＦＯメモリにおいて、 各信号チャネルの入力がデータ入力に直接に接続され、
   又出力はデータ出力に接続されており、第１のクロック
   ドライバ、第２のクロックドライバ及びｍ番目のクロッ
   クドライバがｎ個の第１のメモリセル、ｎ個の第２のメ
   モリセル及びｎ個のｍ番目のメモリセルとそれぞれ関連
   しており、構成が同じｍ個のクロックドライバにはリセ
   ット信号と周波数が最大入力データ速度より大きい基本
   クロック信号が与えられ、 各クロックドライバにはリセット入力、データ利用入力
   ライン及びデータ利用出力ラインがあり、クロックドラ
   イバのデータ利用入力ラインはデータ要求入力ライン及
   びデータ要求出力ラインと共にすぐ前のクロックドライ
   バのデータ利用出力ラインに接続されており、クロック
   ドライバのデータ要求入力ラインは後続のクロックドラ
   イバのデータ要求出力ラインに接続されており、 第１のクロックドライバのデータ利用入力ラインには有
   効入力データの存在を指示する信号が与えられ、 最後のクロックドライバのデータ要求入力ラインには次
   のデータワードが出力に転送されるべきであることを指
   示する信号があたえられることを特徴とするデジタルＦ
   ＩＦＯのメモリセル。 ２、単一の導電型のトランジスタより構成されているメ
   モリセルが、レベルリジェネレータ、特にスタチックイ
   ンバータと直列に接続されている転送トランジスタから
   構成されており、転送トランジスタのゲートがエネーブ
   ル入力である特許請求の範囲第１項記載のメモリセル。 ３、ＣＭＯＳで構成されているメモリセルが第１のＰチ
   ャネルトランジスタ、第２のＰチャネルトランジスタ、
   第２のＮチャネルトランジスタ及び第１のＮチャネルト
   ランジスタから成り、これらトランジスタの被制御電流
   パスがこの順番で正の電源と関連する負の基準電源の間
   に直列に接続されており、第１のＰチャネルトランジス
   タ及び第１のＮチャネルトランジスタのゲートが互に接
   続されてメモリセルの入力を形成し、クロックドライバ
   の出力信号から導出されたクロック信号が第２のＮチャ
   ネルトランジスタのゲートに与えられ、この信号を反転
   したクロック信号が第２のＰチャネルトランジスタのゲ
   ートに与えられ、又２つのトランジスタの接合点がメモ
   リセルの出力である特許請求の範囲第１項記載のメモリ
   セルアレイのメモリセル。 ４、単一の導電型のトランジスタから構成されるメモリ
   セルが、第１のメモリセルトランジスタ、第２のメモリ
   セルトランジスタ及び第３のメモリセルトランジスタの
   被制御電流パスの直列組合わせによって構成されて電源
   の生きている端子から始まつており、第３のメモリセル
   トランジスタのゲートがメモリセルの入力であり、第１
   及び第２のメモリセルトランジスタの接合点がメモリセ
   ルの出力を形成し、クロックドライバからの第１のクロ
   ック信号が第１のメモリセルトランジスタのゲートと電
   源に接続されていない側の前記の直列組み合わせの端部
   に与えられ、この第１のクロツク信号に対して遅延され
   てオーバーラップするクロックドライバからの第２のク
   ロック信号が第２のメモリセルトランジスタのゲートに
   与えられている特許請求の範囲第１項記載のメモリセル
   アレイのメモリセル。 ５、各信号チャネルにおいて、第１のメモリセルにはデ
   マルチプレクサのデマルチプレクスセルが先行し、最後
   のメモリセルにはマルチプレクサのマルチプレクスセル
   が後読する特許請求の範囲第１項乃至第４項の内いずれ
   か１項記載のメモリセル。 ６、各デマルチプレクスセルがメモリセルとして同じ内
   部回路を有する第１の付加メモリセル及び第２の付加メ
   モリセルの直列組み合わせから構されており、第１の付
   加メモリセルの入力を維持する電位に接続されている最
   後の信号チャネルのデマルチプレクスセルの第１の付加
   メモリセルのエネーブル入力が定常的に開いており、 前記とは別の第１の付加メモリセルのエネーブル入力が
   入力データ速度を基本に基づいて連続して動作するｎ個
   の入力クロック信号によって制御されており、第１、第
   ２及び最後から２番目の入力クロック信号がそれぞれ第
   １の信号チャネル、第２の信号チャネル及び最後から２
   番目の信号チャネル内の第１の付加メモリに与えられ、
   最後の入力クロック信号がすべての第２の付加メモリセ
   ルに与えられており、 入力データ速度が基本クロック信号のｎ倍の周波数の半
   分より小さいかあるいは等しい特許請求の範囲第２項、
   第３項、第５項のいずれか１項記載のメモリセル。 ７、各マルチプレクスセルが直列接続されている第３の
   付加メモリセル及び付加転送トランジスタから形成され
   、第３の付加メモリセルがメモリセルと同じ構成であり
   、又第１の信号チャネルの第３の付加メモリセル中の転
   送トランジスタが除去されており、 マルチプレクスセルの転送トランジスタのゲートが出力
   データ速度に基づいて出力クロック信号によって制御さ
   れており、第１の出力クロック信号が第２から最後まで
   の信号チャネルの第３の付加メモリセルに与えられてお
   り、第１、第２、最後から２番目、最後の出力クロック
   信号が第１、第２、最後から２番目及び最後の付加転送
   トランジスタに各々与えられ、 出力データ速度が基本クロック信号のｎ倍の周波数の半
   分より小さいかあるいは等しいことを特徴とする特許請
   求の範囲第１項、第２項、第６項のいずれか１項記載の
   メモリセル。 ８、各マルチプレクスセルがメモリセルと同じ構成であ
   り直列して接続されている同じ構成の第３の付加メモリ
   セル及び第４の付加メモリセルから形成され、第１の信
   号チャネルの第４の付加メモリセルが除去されており、 これら２つの付加メモリセルのエネーブル入力が出力デ
   ータ速度に基づいて出力クロック信号によって制御され
   ており、第１の出力クロック信号が第３の付加メモリセ
   ルに与えられ、第２、最後から２番目及び最後の出力ク
   ロック信号がそれぞれ第２から最後の信号チャネルの第
   ４の付加メモリセルに与えられており、 第１の信号チャネルにおいて、第１の付加メモリセルに
   はメモリセルと同じ技術（例えばＮチャネルＣＭＯＳ）
   で構成された静止インバータが先行しており、 出力データ速度が基本クロック信号のｎ倍の半分より小
   さいかあるいは等しい特許請求の範囲第１項、第３項、
   第４項、第６項のいずれか１項記載のメモリセル。 ９、基本クロック信号が第１のｎ段リングカウンタに対
   するシフト信号であり、 この第１のｎ段リングカウンタの段出力がｎ個の入力ク
   ロック信号を与え、リセット信号がそれに与えられ、第
   １のクロックドライバのデータ要求出力ラインに接続さ
   れ、最後の段の出力が第１のクロックドライバのデータ
   利用入力ラインに接続されており、 出力データ速度が第２のリングカウンタに対するシフト
   信号であり、 この第２のリングカウンタの段出力がｎ個の出力クロッ
   ク信号を与え、それにリセット信号が与えられ、内部で
   第１の段の出力が最後のクロックドライバのデータ要求
   入力ラインに接続されている特許請求の範囲第７項ある
   いは第８項記載のメモリセル。 １０、基本クロック信号、入力データ速度信号及び出力
   データ速度信号がそれぞれ第１の信号が第２の信号をリ
   ードする対応する周波数のオーバーラップしない２相信
   号である特許請求の範囲第７項あるいは第９項記載のメ
   モリセル。 １１、データ利用入力ラインが、出力がＮＡＮＤゲート
   の第１の入力に接続している第１のインバータの入力に
   接続されており、 データ利用出力ラインが、ＤＣ電源の正端子と負端子の
   間の差動増幅器として接続されている３つのトランジス
   タ（すなわち差動トランジスタ）から成る第１のダイナ
   ミックメモリ段の出力に接続され、この出力が差動トラ
   ンジスタの制御電流パスの接続点であり、データ利用出
   力ラインはさらにナンドゲートの第２の入力に接続され
   ており、第１の差動トランジスタのゲートがリセット入
   力であり、データ要求入力ラインが第２の差動トランジ
   スタゲートに接続されており、 データ要求出力ラインがクロック切り替え段の出力と、
   第３の差動トランジスタと、及びクロック出力とに接続
   されており、 ナンドゲートの出力が、ゲートに第１の基本クロック信
   号の第２の２相信号が与えられる直列トランジスタの被
   制御電流パスを通して、クロック切り替え段の入力に接
   続されている特許請求の範囲第１項、第２項、第６項、
   第９項、第１０項のいずれか１項記載のメモリセル。 １２、各段がマスタースレーブＤフリップフロツプ及び
   付加クロック切り替え段から成り、フリップフロップの
   スレーブ部分がＲ入力及びＳ入力を有し、 前記フリップフロップのＱｑ出力が付加クロック切り替
   え段の入力に接続され、 出力データ速度信号の第１の２相信号が付加クロック切
   り替え段に与えられ、 付加クロック切り替え段の出力が各出力クロック信号の
   出力であり、 リセット信号が第１のフリップフロップのＳ入力と２番
   目からｎ番目までのフリップフロップのＲ入力に与えら
   れており、 出力データ速度の第２の２相信号がフリップフロップの
   クロック入力に与えられ、 フリップフロップが各々のＱ出力を後続のフリップフロ
   ップのＤ入力と接続することによってリング回路に接続
   されており、 第１の付加クロック切り替え段の出力がｎ番目のクロッ
   クドライバのデータ要求出力ラインに接続されている特
   許請求の範囲第９項乃至第１１項のいずれか１項に記載
   のメモリセル。 １３、各段が、スレーブ部分にＲ入力及びＳ入力を有す
   るマスタースレーブＤフリップフロップと、第１の入力
   がフリップフロップのＱｑ出力に接続され入力データ速
   度信号の第１の２相信号がその第２の入力に与えられて
   いる付加クロック切り替え段と、ＤＣ電源の正端子及び
   負端子間に差動増幅器として接続されている３つのトラ
   ンジスタ（すなわち差動トランジスタ）から成る第２の
   ダイナミックメモリ段とから構成され、リセット信号が
   第１のフリップフロツプのＳ入力と、２番目からｎ番目
   までのフリップフロップのＲ入力及び第１の差動トラン
   ジスタのゲートに与えられ、 入力データレートの第２の２相信号がフリップフロップ
   のクロック入力に与えられ、 フリップフロップが各Ｑ出力が後続のフリップフロツプ
   のＤ入力へ接続されることによってリング回路として接
   続されており、 第１のクロックドライバのデータ要求入力ライン及び第
   １のクロックドライバのデータ利用出力ラインと３つの
   差動トランジスタの接合点が、第２の差動トランジスタ
   のゲートに接続されており、第３の差動トランジスタの
   ゲートが最後の付加クロック切り替え段の出力に接続さ
   れている特許請求の範囲第９項乃至第１１項のいずれか
   １項記載のメモリセル。 １４、第１のトランジスタ及び第２のトランジスタの被
   制御電流パスが第１の２相信号と負端子との間に直列に
   接続され、 第３のトランジスタ及び第２のインバータがクロック切
   り替え段の入力と第１のトランジスタのゲートとの間に
   接続され、 クロック切り替え段の入力が第２のトランジスタのゲー
   トに接続され、 第３のトランジスタのゲートが電源の正端子に接続され
   、 クロック切り替え段の出力が２つのトランジスタの接合
   点である特許請求の範囲第１１項乃至第１３項の内いず
   れか１項記載のメモリセル。 １５、データ利用入力ラインが２つのクロック信号によ
   ってクロックされるノアゲートの１入力に接続され、 第１のＮチャネルトランジスタの被制御電流パスがノア
   ゲートの別の入力と電源の負の基準点との間に接続され
   、第１のＮチャネルトランジスタのゲートがリセット入
   力であり、 直列接続された第１のＰチャネルトランジスタ及び第２
   のＮチャネルトランジスタの被制御電流パスが電源と基
   準点との間に接続され、これらトランジスタの接合点が
   ノアゲートの別の入力に接続されると共に、第１の静止
   インバータを通してデータ利用出力ラインに接続されて
   おり、 直列接続された第２のＰチャネルトランジスタ、第３の
   Ｐチャネルトランジスタ及び第３のＮチャネルトランジ
   スタが電源と基準点との間に接続され、第２のＰチャネ
   ルトランジスタのゲートはノアゲートの出力に、２つの
   第３のトランジスタの接合点は第２の静止インバータを
   通して第２のクロック信号の出力に接続されており、 ノアゲートの出力は単一クロック信号によりてクロック
   されるインバータのクロック入力に接続され、 このインバータの出力は第１のＰチャネルトランジスタ
   のゲートと、第３の静止インバータを通して第３のＮチ
   ャネルトランジスタのゲートに、又第１のクロック信号
   の出力に接続されており、基本クロック信号からオーバ
   ーラツプしないＣＭＯＳクロック信号の第１の対及び第
   ２の対が導出され、第１の対の第１の信号は単一クロッ
   ク信号によってクロックされるインバータのゲートに与
   えられ、第２の対の第１の信号は第３のＰチャネルトラ
   ンジスタのゲートに与えられ、第２の対はノアゲートに
   与えられる特許請求の範囲第１項、第４項、第６項、第
   ８項、第９項のいずれか１項記載のメモリセル。