JPH01129344A - バスデータ経路制御機構 - Google Patents

バスデータ経路制御機構

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JPH01129344A
JPH01129344A JP63265210A JP26521088A JPH01129344A JP H01129344 A JPH01129344 A JP H01129344A JP 63265210 A JP63265210 A JP 63265210A JP 26521088 A JP26521088 A JP 26521088A JP H01129344 A JPH01129344 A JP H01129344A
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JP
Japan
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data
buses
subsystem
width
bus
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JP63265210A
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English (en)
Inventor
John Kirk
ジョン　カーク
Larry Narhi
ラリー　ナリー
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Digital Equipment Corp
Original Assignee
Digital Equipment Corp
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Publication date
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4009—Coupling between buses with data restructuring
    • G06F13/4018—Coupling between buses with data restructuring with data-width conversion

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
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  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、バスデータ経路の制御機構に係る。
より詳細には１本発明は、データ処理システムにおいて
異なったデータ巾を有するデータ処理システムのサブシ
ステムを最小量のハードウェアのみでインターフェイス
することが必要とされる場合にこれらサブシステムが互
いに迅速に通信できるようにする機構に係る。
従来の技術 既知のデータ処理システムは、中央処理ユニットと、複
数のサブシステムとで構成される。特に、データ処理シ
ステムは、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）や、ビデオダイナミックランダムアクセスメモリ
（ビデオＤＲＡＭ）や、その他のリードオンリメモリ（
ＲＯＭ）といった複数のメモリサブシステムを備えてい
る。又、データ処理システムは、ディスク制御器や、カ
ーソル制御器や、直列ライン制御器や及び／又は複数の
他のサブシステム要素といったサブシステムも備えてい
る。
データ処理システムの全てのサブシステム要素が同じデ
ータ巾を有しているのではないと考えられる。例えば、
システムのディスク制御器は、３２ビツトのディスク制
御器であり、即ち、３２ビツトのデータ巾を有している
。これに対し、システムの直列ライン制御器は１６ビツ
ト装置である。同様に、システムのメモリ制御器は１６
ビツト又は３２ビツトの装置である。
２つのデータ巾が異なる場合に第１のデータ巾を有する
装置又はサブシステムから第２のデータ巾を有する装置
又はサブシステムへデータを転送することがしばしば必
要とされる。
発明が解決しようとする課題 公知のデータ処理システムは、各サブシステムの入力及
び出力にレジスタやマルチプレクサを用いてこのような
転送を受け入れている。マルチプレクサやレジスタは、
装置のデータ巾を変換して、異なったデータ巾を有する
装置間でより均一に通信を行なえるようにする。然し、
不都合なことに、各サブシステムの入力及び出力のレジ
スタやマルチプレクサは、著しい量のハードウェアを構
成する。更に、これらのマルチプレクサやレジスタを経
て行なわれる信号の処理によりシステムの動作に不所望
な量の遅延が介入する。
課題を解決するための手段 本発明は、データ巾の異なるサブシステム間に通信を確
立する公知のシステムに関連した欠点を軽減するもので
ある。
本発明においては、データ巾の異なったサブシステム要
素間でデータを転送することが所望される複数のサブシ
ステムを含むデータ処理システムのためのバスデータ経
路制御器は、 複数のバスを具備し、各バスのデータ経路巾は、最大デ
ータ経路巾を有するサブシステムのデータ経路巾に等し
いか又はそれよりも大きく、種々のデータ経路巾を有す
るサブシステムを上記複数のバスの各々に接続すること
ができ、そして更に、上記複数のバスを経てサブシステ
ム間で送られるデータの流れを制御する手段を具備し、
該制御手段は上記複数のバスに接続され、そして上記複
数のバスの１つに接続された送信サブシステムから受信
サブシステムへデータを転送する要求に応答して制御信
号を発生する手段と、上記複数のバスのうちのいずれか
２つの間でのデータ流のデータ巾を制御する手段とを含
んでおり、このデータ巾を制御する手段は、上記制御信
号に応答し、上記送信サブシステムからのデータが上記
受信サブシステムへ転送されるようにする。
データ流のデータ巾を制御する手段は、送信サブシステ
ムからのデータのデータ巾を、受信サブシステムに関連
したデータ巾に変換するための手段を備えている。デー
タ巾を制御する手段は、更に、複数のバスのいずれか２
つを結合する少なくとも１つの面方向性トランシーバを
備えている。
更に、制御信号を発生する手段は、単一のチップ上に配
置された制御論理回路を備えている。
実施例 以下、添付図面を参照して１１本発明の好ましい実施例
を詳細に説明する。
本発明は、複数のサブシステムが存在するデータ処理シ
ステムにおいて実施される。各々のサブシステムは、そ
れ自身のデータ巾を有している。
前記したように、これらサブシステムのデータ巾が一致
しなくてもサブシステム間でデータ転送を行なえること
が所望される。
添付図面は、データ巾の異なるサブシステム要素間でデ
ータを転送することのできるバスデータ制御機構の実施
例を示している。
添付図面には３つの主たるバスが示されている。それら
は、−次バス１２と、二次バス１０と、三次バス１４と
である。−次バス１２はＣＰＵ１１に組み合わされてい
る。二次バス１０はデータ処理システムのサブシステム
のサブセットに組み合わされている。第１図のバス１０
に接続されているのは、３２ビツト制御器１３と、１６
ビツト制御器１５である。三次バス１４に接続されてい
るのは、データ処理システムのメモリサブシステムであ
る。これらのメモリサブシステムは、ＤＲＡＭ１７と、
ビデオＤ　ＲＡ　Ｍ　１．９とを含んでいる。
更に別のサブシステム要素を二次バス１０又は三次バス
１４に接続するように配置することができる。−次バス
１２は、データ処理システムのＣＰＵ又はホストに厳密
に関連される。−次バス１２、二次バス１０及び三次バ
ス１４は、３２ビツトバスである。
本発明においては、公知のトランシーバ要素ヲ用いて、
−次バス、二次バス及び三次バスが接続される。添付図
面から明らかなように、−次バス１２と二次バス１０と
の間にトランシーバ１６ａが配置される。コネクタ２０
はトランシーバ１６ａをこれら２つのバスに接続する。
トランシーバ要１１６ｂは、二次バス１０と三次バス１
４とを接続する。トランシーバ１６ｂを２つのバス１０
及び１４に直結するのにコネクタ２ｏが使用される。
本発明は３つのバスの使用に限定されるものでないこと
に注意されたい。そうではなくて、２つのトランシーバ
の使用に限定される。本発明では、サブシステムが取り
付けられた複数のバスが使用されるときにデータ処理シ
ステムの各々のバス間の接続をなすために、データ流の
ゲート作用を与えるトランシーバ要素が用いられるもの
とする。論理アレイ要素１８はこの実施例ではホストの
一部分であると考えられるが、個別に設けられてもよい
。論理アレイ要素１８はＣＰＵＩＩを経て一次バス１２
に接続される。又、トランシーバ１６ａ及び１６ｂにも
接続される。又、アレイはメモリ２１を含んでいる。
このシステムの動作を一例として詳細に説明する。デー
タ転送を行なうことが所望される場合には、第１の装置
がそれ自身と第２の装置又はサブシステムとの間で情報
の転送を所望していることを指示する転送要求１３号が
発生される。このデータ要求信号は、第１図の論理アレ
イ１８内の制御論理によって検出される。例えば、二次
バス１Ｏに接続された１６ビツト制御器１５のような１
６ビツト装置が三次バス１４に接続されたＤＲＡＭ１７
内の３２ビットメモリ位置へデータを書き込もうとする
場合には１発生された信号がＣＰＵ１１に接続された論
理アレイ１８の制御論理によって検出される。このデー
タ要求信号に応答して、論理アレイ１８は制御信号を発
生し、これはトランシーバ１６ｂに送られて、該トラン
シーバにより二次バス１０と三次バス１４とが接続され
る。
この制御信号は、二次バス１０から三次バス１４ヘデー
タ流を通す作動サイクルを設定する。
論理アレイ１８は、二次バス１０上にデータをシフトす
る動作を制御する。データは二次バス上の適切なビット
位置へ向けられるようにシフトされ、三次バス及び３２
ビットＤＲＡＭ１７へ転送される。
先ず第１に、制御器は、ＤＲＡＭ１７内の１６ビノトワ
一ド位置に等しいアドレスを発生する。
論理アレイ１８に組み合わされたメモリ２１は、このア
ドレスをラッチする。次いで、アレイ１８は１行アドレ
ス／列アドレス（ＲＡＳ／ＣＡＳ）マルチプレクスフォ
ーマットで適当なメモリアドレスを発生する。次いで、
１６ビツト制御器１５は、Ｄ　ＲＡ　Ｍ　１７に送ろう
とするデータを二次バス１０にのせる。これは、二次バ
ス１ｏの下端、即ち該バスの位１００−４５にのせられ
る。論理アレイ１８はトランシーバ１６ｂに信号を送り
、二次バス１０の位置００−１５から三次バス１４の下
端である位置００−１５へデータを流すことができるよ
うにする。又、論理アレイは、３２ビットＤＲＡＭ１７
に１６ビツト書き込みサイクルを生じさせる。
１６ビツト制御器は、次いで、次の１６ビツトメモリ位
置に対応するアドレスを発生する。アレイ１８は、この
場合も、１６ビツトワードをラッチし、メモリに対して
正しいＲＡＳ／ＣＡＳアドレスを発生する。この第２の
１６ビツトワードは、二次バス１０の下端、即ち位置０
０−１５にのせられる。論理アレイは、この１６ビツト
ワードを二次バス１０の上端、即ち位置１６−３１に転
送するように指示する。次いで、論理アレイ１８は、二
次バス１０の上端から三次バス１４の上端、即ち位ｆｉ
ｌｌ　６−３１へデータを流せるようにトランシーバ１
６ｂに指示する。最終的に、ダイナミックランダムアク
セスメモリ１７への第２のそして最後の１６ビツトの書
き込みは論理アレイ１８によって開始される。これで、
１６ビツト制御器から３２ビツトメモリ位置への２つの
１６ビツトワードの書き込み動作が終了する。
論理アレイ１８は、トランシーバ１６ｂと共に、二次及
び三次バスを経てデータを案内して１６ビツト制御器１
５から３２ビツトメモリ１７へのデータ転送を完了させ
る機能を果たす。
論理アレイ１８の融通性と、トランシーバ１６ａ及び１
６ｂの両方向性とにより、３２ビツト装置から１６ビツ
ト装置へデータを転送することもできる。例えば、１６
ビツト制御器が３２ビツトメモリ１７から情報を読み取
ろうとする場合には、上記と同様の動作が逆の順序で生
じる。
制御器は、３２ビットＤＲＡＭ１７内の１６ビツト位置
のアドレスを発生する。次いで、データは、メモリの下
端位置である位［００−１５のワードから三次バス１４
の下端へ移動される。トランシーバは論理アレイから制
御信号を受け取り、該信号によりトランシーバは三次バ
ス１４の下端に現われるワードを二次バス１０の下端に
通すことができる。データワードは、二次バス１０のラ
イン００−１５に沿ってディスク制御器へ転送される。
メモリ位置の上位端、即ち１６−３１のワードは、三次
バス１４へ転送される。次いで、データワードは、三次
バス１４の下位ワード領域０Ｏ−１５へ送られる。論理
アレイ１８は、トランシーバ１６ｂに制御信号を送信し
、該信号によりトランシーバは三次バス１４の下位端の
ワードを二次バス１０の下位端に通すことができる６そ
れ故５元の上位ワードが制御器１５へ通される。
論理アレイは、トランシーバと共に、第１図に示された
データ処理システムにおいてサブシステム間のデータの
流れを制御するように働く。論理アレイはデータ転送要
求を感知し、適当な制御信号をトランシーバへ送る。こ
れにより、トランシーバは、通信しようとするサブシス
テムが取り付けられたバスを接続する。論理アレイは、
送信ステーションが接続されたバス上の適当な位置へデ
ータをシフトするように働く。次いで、アレイは、トラ
ンシーバに信号を送って、送信サブシステムが接続され
たバスから、受信サブシステムが接続されたバスへデー
タを通すようにする。
上記したように、アレイ及びトランシーバは、１６ビツ
ト及び３２ビツトのデータ巾を有するサブシステム間を
接続することができる。又、データ巾が８ビツトのサブ
システム要素を接続することもできる。アレイ及びトラ
ンシーバは、８ビツト巾のサブシステムが１６ビツト巾
の装置又は３２ビツト巾の装置と通信できるようにデー
タの流れを制御するよう容易に適応させることができる
。
論理アレイは、送ｆｄされるべきデータの部分をラッチ
し、そしてデータ通信を受信しようとするサブシステム
が受け取るための適当な位置へそれをシフトするように
鋤く。論理アレイは、トランシ−バと協働し、データ処
理システムの複数のバスを介してそのサブシステム間で
データトラフィックを案内するトラフィック・カブ（交
通巡査）として働く。
発明の効果 本発明では、データ経路巾の異なるサブシステム間で通
信を行なえるようにするために必要とされるハードウェ
アの量が低減される。更に、このような要素間で通信を
行なうのに必要な時間も短縮される。又、本発明では、
データ経路マネージメントシステムのコスト及び複雑さ
が低減されると共に、システムの融通性が増大される。
本発明では、上記したようにＲＡＳ／ＣＡＳマルチプレ
クスフォーマットでメモリアドレスをラッチし発生する
シーケンスにより高性能のデータ経路管理を行なえると
共に、これにより、種々のサブシステムの入力及び出力
にレジスタやマルチプレクサを使用する必要性を排除で
きる。
【図面の簡単な説明】
添付図面は、本発明によるバスデータ制御器の一実施例
を示す図である。 １２・・・−次ハス　　１０・・・二次バス１４・・・
三次バス　　１１・・・ＣＰＵ］３・・・３２ビツト制
御器 １５・・・１６ビツト制御器 １６ａ、１６ｂ・・・トランシーバ要素１７・・・ＤＲ
ＡＭ １９・・・ビデオＤＲＡＭ ２０・・・コネクタ

Claims (12)

    【特許請求の範囲】
  1. （１）複数のデータバスと、これら複数のバスの１つに
    各々接続された複数のサブシステムと、上記複数のバス
    を互いに接続する接続手段とを有するデータ処理システ
    ムにおいて、データ巾の異なる２つのサブシステム間で
    データを転送するためのバスデータ経路制御方法が、 第１バスに接続された第１サブシステムから第２バスに
    接続された第２サブシステムへデータを転送する要求を
    受け取り、 これら第１及び第２バスを接続する接続手段へ制御信号
    を発生し、そして 上記制御信号に応答して、上記第１バスと第２バスとの
    間のデータ流のデータ巾を制御するという段階を具備す
    ることを特徴とする方法。
  2. （２）データ流のデータ巾を制御する上記段階は、転送
    されるべきデータのデータ巾を上記第１サブシステムの
    データ巾から上記第２サブシステムのデータ巾へ変換す
    る段階を備えている請求項１に記載の方法。
  3. （３）中央処理ユニットと、複数のサブシステムとを備
    えていて、データ経路巾の異なったサブシステム間でデ
    ータ転送を行なうためのデータ処理システムのデータ経
    路制御器において、 複数のバスを具備し、各バスのデータ経路巾は、最大デ
    ータ経路巾を有するサブシステムのデータ経路巾に等し
    いか又はそれよりも大きく、種々のデータ経路巾を有す
    る各サブシステムを上記複数のバスの各々に接続するこ
    とができ、そして更に、上記複数のバスを経てサブシス
    テム間で送られるデータの流れを制御する手段を具備し
    、該制御手段は上記複数のバスに接続され、そして上記
    複数のバスの１つに接続された送信サ ブシステムから上記複数のバスの１つに接続された受信
    サブシステムへデータを転送する要求に応答して制御信
    号を発生する手段と、 上記複数のバスのうちのいずれか２つの間 でのデータ流のデータ巾を制御する手段とを含んでおり
    、このデータ巾を制御する手段は、上記制御信号に応答
    し、上記送信サブシステムからのデータが上記受信サブ
    システムへ転送されるようにすることを特徴とするデー
    タ経路制御器。
  4. （４）データ流のデータ巾を制御する上記手段は、上記
    送信サブシステムからのデータのデータ巾を上記受信サ
    ブシステムに関連したデータ巾に変換する手段を備えて
    いる請求項３に記載の制御器。
  5. （５）データ巾を制御する上記手段は、更に、上記複数
    のバスのいずれか２つの間に接続された両方向性トラン
    シーバを備えており、該トランシーバは、上記制御信号
    に応答しそしてそれが接続されたバス間にデータ流を通
    す請求項４に記載の制御器。
  6. （６）制御信号を発生する上記手段は、単一のチップ上
    に配置された制御論理回路を備えている請求項４に記載
    の制御器。
  7. （７）中央処理ユニットと、複数のサブシステムとを備
    えていて、データ経路巾の異なるサブシステム間でデー
    タ転送を行なうためのデータ処理システムのデータ経路
    制御器において、 複数のバスを具備し、各バスのデータ経路巾は、最大デ
    ータ経路巾を有するサブシステムのデータ経路巾に等し
    いか又はそれよりも大きく、種々のデータ経路巾を有す
    る各サブシステムを上記複数のバスの各々に接続するこ
    とができ、そして更に、上記複数のバスを経てサブシス
    テム間で送られるデータの流れを制御する手段を具備し
    、該制御手段は上記複数のバスに接続され、そして上記
    複数のバスの１つに接続された送信サ ブシステムから受信サブシステムへデータを転送する要
    求に応答して制御信号を発生する手段であって、制御論
    理回路を含んでいるような制御信号発生手段と、 上記複数のバスのうちのいずれか２つの間 でのデータ流のデータ巾を制御する手段とを含んでおり
    、このデータ巾を制御する手段は、上記制御信号に応答
    し、上記送信サブシステムからのデータが上記受信サブ
    システムへ転送されるようにし、データ流のデータ巾を
    制御する上記手段は、上記送信サブシステムからのデー
    タのデータ巾を上記受信サブシステムに関連したデータ
    巾に変換する手段を備えていることを特徴とするデータ
    経路制御器。
  8. （８）中央処理ユニットと、複数のサブシステムとを備
    えていて、データ巾の異なるサブシステム間にデータ経
    路を形成するデータ処理システムのデータ経路制御器に
    おいて、 各サブシステムをデータバスに接続するための複数のデ
    ータバスと、 上記複数のデータバスの各々を上記複数のデータバスの
    他のものに接続する手段と、 データ転送要求に応答して或るデータ巾を有する送信サ
    ブシステムからそれ自身のデータ巾を有する受信サブシ
    ステムへデータを転送するように上記接続手段を制御す
    るための手段とを具備することを特徴とするデータ経路
    制御器。
  9. （９）上記接続手段は、上記複数のバスのうちの２つを
    各々接続する少なくとも１つのトランシーバを備えてい
    る請求項８に記載のデータ経路制御器。
  10. （１０）上記接続手段を制御するための上記手段は、 上記データ転送要求を受け取る手段と、 上記データ転送要求に応答して上記送信サブシステムが
    接続されたデータバス上でのデータの移動を指示するた
    めの手段と、 上記データ転送要求に応答して出力として制御信号を発
    生する手段とを備えており、上記制御信号は、上記送信
    サブシステム及び受信サブシステムが接続されたデータ
    バス間でデータ転送を行なえるようにする上記接続手段
    の作動サイクルを定める請求項８に記載のデータ経路制
    御器。
  11. （１１）上記接続手段は、上記送信サブシステムに接続
    されたデータバスと上記受信サブシステムに接続された
    データバスとの間に接続を与える少なくとも１つの両方
    向性のトランシーバを備えている請求項１０に記載のシ
    ステム。
  12. （１２）上記接続手段を制御するための上記手段は、単
    一チップ上に配置された制御論理回路を備えている請求
    項１０に記載のシステム。
JP63265210A 1987-10-23 1988-10-20 バスデータ経路制御機構 Pending JPH01129344A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/111,642 US4965723A (en) 1987-10-23 1987-10-23 Bus data path control scheme
US111642 1987-10-23

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JPH01129344A true JPH01129344A (ja) 1989-05-22

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ID=22339641

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JP63265210A Pending JPH01129344A (ja) 1987-10-23 1988-10-20 バスデータ経路制御機構

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US (1) US4965723A (ja)
EP (1) EP0313064A3 (ja)
JP (1) JPH01129344A (ja)
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