JPH01129371A - ラスタ走査表示装置及び図形データ転送方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ラスタ走査表示装置及び図形データ転送方法
、特に、画像プロセッサをフレーム・バッファに対して
インタフェースするバス技術及び通信方法に関する。

〔従来の技術及び発明が解決しようとする課題〕半導体
メモリの価格が下がるに従って、ラスタ走査型フレーム
・バッファ表示器は、益々一般的になってきている。表
示すべき画像は、大容量メモリ内に表され、この大容量
メモリは、スクリーン上の各画素、即ち、ピクセルの輝
度及び／又は色をデジタル的に表す。フレーム・バッフ
ァ・メモリは、表示をリフレッシュするために映像信号
を発生するハードウェアと、表示した画像を変更するた
めにホスト・コンピュータ又は表示プロセッサがフレー
ム・バッファ・メモリを変更できるようにするメモリ・
ボートと共に設けられる。この分野の概論は、１９８０
年に米国カリフォルニア州コビナのコンラック・コーポ
レーションのコンラック・デイビジョンが発行した「ラ
スタ・グラフィックス・ハンドブック」に記載されてい
る。

会話型グラフィック・アプリケーションは、表示された
画像を素早く変更する必要があり、これには、フレーム
・バッファ・メモリを素早く変更する必要がある。ホス
ト・プロセッサ及び表示プロセッサの速度は、高性能に
明らかに重要であるが、更新帯域、即ち、ホスト・プロ
セッサ、又はデータ・プロセッサが各ピクセルをアクセ
スする速度の如きメモリ・システムの性能も重要である
。

ある種のバスにより、画像描画エンジンがフレーム・バ
ッファから分離されるように、多くの図形が分割される
。描画エンジンが汎用マイクロプロセッサであり、フレ
ーム・バッファがデュアル・ボート・メモリである低機
能システムにおいて、このバスはシステム・バスでも良
い。描画エンジンが特殊目的の画像プロセッサであるエ
ンジニア・ワークステージタンの如き高機能システムに
おいて、このバスは、画像プロセッサ及びフレーム・バ
ッファ間の高速専用バスでも良い。いずれの場合も、任
意の方向のベクトルを描くために、書き込むべき総ての
ピクセルに対してバスにアドレス及びデータを送る必要
がある。これは、アドレス及びデータを同時に送るのに
充分なバス信号ラインが必要であるか、又は、マルチブ
レクス・アドレス／データ・バスの場合、データ・サイ
クルが続くアドレス・サイクルに総てのピクセル書込み
を行わなければならないことを意味している。

従来のラスタ走査装置において、フレーム・バッファ内
にデータの２次元ブロック（カラー・システムでは、３
次元）を生成して、表示すべき画像を表す。各データ要
素がピクセルを定義する。

なお、ピクセル・データは、そのピクセルの２次元座標
を定義するアドレスと、モノクロ・システムでは単一の
２進ビツトで、またカラー・システムでは多くのビット
で表される値とから構成される。ピクセル・データを発
生し、１度に１ピクセルを、即ち、初めにアドレスを次
にピクセル値をフレーム・バッファ制御回路に転送する
。この回路は、アドレスを読取り、対応するピクセル値
をフレーム・バッファに記憶させる。画像に変更すべき
総てのピクセルに対して、この処理を繰返す。

ピクセル値を転送する度にアドレスを転送することは、
表示プロセッサ及びフレーム・バッファ間の通信インタ
フェースの広い帯域幅を必要とする。

はとんどのバス・システムは、データ転送帯域幅を増加
するために「ブロック転送」モードを具えている。この
モードでは、１つのアドレスの後に、この初期アドレス
から始まる連続した記１．α位置に古き込まれる多くの
データ・ワードが続く。

このモードを用いて、Ｘ軸又はＹ軸に沿ったベクトルを
送ることができるが、任意方向のベクトルをフレーム・
バッファに描画するには、−射的るこ有用でない。これ
は、フレーム・バッファがＸ−Ｙ配列として論理的な方
向にな−、ておらず、また、物理的メモリ・アドレスが
Ｘ及びＹアトｌメスの組合わせのためである。任意方向
のべりトルは、任意方向に進むので、一般に、隣接した
ピクイにル・アドレスは、連続したメモリ・アドレスで
はない。

ロゼナー（Ｒｏｓｅｎｅｒ）等による米国特許第４５８
６０３７号明細書は、オクタント（８分円）・１／ジス
タ回路及び動作モ・−・ドを開示しており、この動作子
−・−ドでは、ベクＩ・ルの開始点を定めるために、ピ
クセル値と共に、フレーム・バッファ・メモリに転送さ
れる全アドレスをイネーブルする。

オクタント定める３ビット・′７ドレスと並列に連続的
なピクセル・データを転送するが、次のピクセル値は、
前のアドレスに関連して配置される。

よって、各ピクセルの前に全アドレスを送るＣ：となく
、３ビツト・オクタント・データが、直前のピクセルに
隣接して害き込むべき次のピクセルの位置を定義する。

特に、大容量メモリ配列の直線描画アルゴリズムのアプ
リケーションにおいて、このアプローチを用いると、効
率を大幅に改作できるが、デー・夕の他に少なくとも３
ピツＩ・を必要とする。

関心のある他の領域では、既に表示した画像の上に、カ
ーソル及び直線の如き画像を描画し、フ１／−ム・バッ
ファに蓄積された下の画像を破壊する事なく直線ヌはカ
ーソル画像を移動させる。スコニック（Ｓｕｋｏｎｉｃ
ｋ）等による米国特許第４１９７５９０号明細書は、消
去した直線と交差又は同時に存在する直線を再生する選
択的消去を可能にする排他的論理和、即ちＸ０ＲＩＩ能
を開示している。このＸＯＲ機能により図の他の部分を
消去する事なく、この図の一部を適当な位１斤に移動又
はドラックできる。このアプローチは、かなりの計算の
だめの費用を必要とし、また、多くの動作制限がある。

ゼロックス・パルアルド・リサーチ・センターで開発さ
れ、デー・エッチ・エッチ・インブレス（Ｄ、Ｈ，Ｈ，
Ｅｎｇｌｅｓ）がバイト（ＢＹＴＥ）１９８１年）（月
琴の１６８ページ−１９４−Ｃ−ジの「スモール・ｌ・
−り・グラフ２イツクス・カーネル１に記した他のアプ
ローチは、「ピッ１−・ブリッ）　（Ｂｉｔ　Ｂｉｔ）
　Ｊと呼ばれる動作である。このビット・ブリット処理
は、フレーム・バシ・ファに書き込むべき画像を定義す
る矩形ビット・マツプを用いる９画像をフ１ノーム・バ
ッファに書き込むときに、同じアドレス位置の前の情報
を読出し、別のメモリに蓄積する。新たな画像を移動又
は削除する際、古い情報をフレーム・バッファの元の位
置に再生する。この方法は、ピクセル・データのほぼ矩
形ブロックに適用するとき、特に、カーソル画像のよう
に小さなサイズに適用するとき、非常に効率的である。

しかし、予め存在する画像を蓄積且つ再生しなければな
らないときは、その効率が大幅に低下する。これは、直
線、曲線又は簡単な多角形のような比較的簡単な新たな
画像を表示上に配置する場合である。

従来のラスタ表示装置における他の通信インタフェース
制限は、多数のデータ処理段によるリレー、即ちパイプ
ラインである。ガーラチョル（Ｇｈａｒａｃｈｏｒｌｏ
ｏ　）による米国特許第４６５８２４７号は、実時間画
像発生を実現するために、一連のピクセル・プロセッサ
を接続したライン・バッファ・パイプラインを用いた従
来のグラフィック表示システムの例を開示している。こ
のシステムによる理想的なパイプラインでは、全段が、
対応するデータを同じ時間で処理している。各段間のデ
ータ転送機構は、簡で１１なレジスタでよく、このレジ
スタは、全パイプライン段に共通なパイプライン・クロ
ックにより、各処理サイクルの終わりにて新たなデータ
をロードする。しかし、パイプラインの１つが、データ
を処理するのに１パイプライン・クロック・サイクル以
上かかると、問題が生じる。この問題が生じると、その
段がその処理を終わるまでの間、前段からのデータの流
れを停止しなければならない。すなわち、その処理が２
パイプ段以上に分離する。その入力データ、又は、その
パイプ段にて生じるあるランダム又は擬似ランダム事象
に応じて、パイプ段がその処理を完了するのに必要な時
間が可変ならば、この問題が悪化する。この場合できる
ことは、遅い下流の処理が新たなデータを受は入れる準
備ができるまで、前の、即ち、上流の処理が新たなデー
タを送るのを停止することである。これは、各処理が、
後段の総てのパイプ段の状態を知らなければならないこ
と、即ち、これら後段が新たなデータを受ける準備がで
きたかを知らなければならないことを意味する。これを
実現する簡単な方法は、現在の段から前のパイプ段にホ
ールド信号を送ることである。このホールト信号は、現
在の段からのビジィ信号であり、次段、即ち下流段から
のホールト信号と論理的にオアされる。しかし、各オア
・ゲー　１−に関連した信号遅延のために、この技術は
、１１・に、バス構成システムに実現すると、多段の高
速システムに適さない。

したがって本発明の目的は、ピクセル・データを発生す
ると共に、フレーム・バッファとの間でこのピクセル・
データを伝送する改良されたアーキテクチャ及び通信プ
ロトコルを用いたラスタ走査表示装置及び図形データ転
送方法の提供にある。

〔課題を解決するための手段及び作用〕本発明は、ベク
トル・ピクセル・データ合発生し、フレーム・バッファ
との間で転送する方法を改善する。埋め込まれた（　ｉ
ｍｂｅｄｄｅｄ　）ベクトル方向制御と呼ぶ本発明は、
マルチブレクス・アドレス／テーク・バス・システム用
の強調「ブロック転送コモ−ドを与えるので、ベクトル
の各ピクセル用の１データ・サイクルが続く１アドレス
・サイクルで、任意方向のベクトルを描画できる。好適
には、各アドレス・ワードは、Ｘ及びＹ開始アトし・ス
の他に、（］）Ｘ方向、（２）Ｙ方向、及び（３）Ｘ又
はＹのいずれが「大きな（メジャー）」軸か１、即ち、
Ｘ又はＹのいずれがベクトルの各人のピクセル用に増分
すべき輔かを定める３ビツトの情眼を含んでいる。フレ
ーム・バッファに書込むか＋ｉ７ｅ　：ｔＪすかにより
、各人のピクセル用にデータ・ワードを転送する。この
データ・ワードは、メジャー軸に直交する「小さな（マ
イナー）」抽に沿、ってステップを行うか否かを特定す
る１ピントの情報を含んでいる。このビン１−は、交換
可能に、小さな軸のビット、又はＦＢＳｅｌ　と呼ばれ
る。フレーム・バッファに書込む際、データ・ワードの
各々において、ピクセル値をフレーム・バッファに送る
。フＩ７−　Ｊ、・バッファからの続出しの際、ピクセ
ル値を送らない。即ち、データ・ラインは、フレーム・
バッファから読み出したり、システム・メモリ又は他の
オフ・スクリーン（オフ表示）メモリに戻すピクセル値
ように、開放されたままである。好適な動作において、
第１ワードは、完全な開始点アドレスと、そのベクトル
のメジャー軸方向及びマイナー軸方向情報と共に送られ
る。

続いて、転送したり読み出したりする各ピクセル値よう
に、第２ワードを送る。この第２ワードは、開始アドレ
スと共に転送される軸用の方向ビットが示す方向におけ
るマイナー軸に沿ってステップするか否かを特定するマ
イナー軸ビットを含んでいる。フレーム・バッファ内に
ピクセル・データを書き込むために、各第２ワードは、
ピクセル値も含んでいる。各第２ワードを受けると、フ
レ・〜ム・バッファ制御回路は、特定情報の３ビツトが
指示する特定のメジャー軸方向に沿って増分し、マイナ
ー軸ピントにより決まるよ・うに、第１ワードで特定さ
れた方向におけるマイナー軸に沿って増分するか増分し
ない。このアプローチは、ベクトルを描画するだめのバ
ス・ライン及び付加的なバス・サイクルを節約するので
、有効帯域幅が増加する。幾分効率が下がるか、バス・
ラインが増えるが１．第１ワードにおいて、メジャー軸
選択ビット及びメジャー軸の方向ビットを送り、第２ワ
ードにおいて、マイナー軸ビット及びマイナー軸方向の
両方を送ることによっても、このアプローチを実現でき
る。この方法は、曲線及び直線の描画に適用でき、また
、幾何学的図形の適当なオクタント遷移点、即ち、頂点
にて、新たな開始アドレス及び方向情報を転送すること
により、より複雑な曲線又は多角形の画像を形成するの
に、この方法杏利用できる。

また、「ベクトル・ブリッｌ−（Ｖｅｃｔｏｒ　Ｂｌｔ
）　」と呼ばれる本発明は、フレーム・バッファの一連
のアドレスにおいて、ピクセルレイ直をＳ穴み出したり
、占き込んだりする方法であり、デジタル直線描画アル
ゴリズムによりアドレスを発生し、システム・バスを介
して、フレーム・バッファ及びオフ・スクリーン・メモ
リ間でピクセル値を転送する。

これは、エンティティがベクトル・リストで記載されて
いるとき、カーソル、アイコン又は他の図形エンティテ
ィを非破壊的にフレーム・バッファに配置する方法とし
て利用できる。この方法は、曲線及び他の走査変換図形
エンティティにまで拡張できる。ベクトル・ブリットを
用いて、ベクトルで定義されるカーソル、アイコン等を
一時的に配置するとき、オフ・スクリーン・メモリへ画
像の部分をセーブでき、ピクセル・データをフレーム・
バッファ内に再生できる。ベクトル・ブリットは、十字
、円及び他の簡単な形の如きわずかな直線で構成され、
大領域をスパンする図形エンティティのピクセルをセー
ブ／再生するのにより効率的な方法である。よって、ベ
クトル・ブリット動作いて、フレーム・バッファのＸ及
びＹ軸に沿った矩形に限定されない多角形が定義する情
報のブロックを移動できる。ベクトル・ブリットを用い
て、カーソルの下の予め存在する画像のピクセルを３売
出し、オフ・スクリーン・メモリにセーフ゛する。カー
ソルは、これらピクセルの上に非破壊的に書き込まれて
おり、このカーソルを削除又は移動するとき、他のベク
トル・ブリット動作を用いて、セーブされたピクセルを
オフ・スクリーン・メモリから再生する。適切なアブリ
ケーシゴン及び表示プロセッサ・ソフトウェアにより、
ビット・ブリットと交換可能に、又は組み合わせてベク
トル・ブリットを用いることにより、ベクＩ・ル、曲線
及びブロック情報の組合わせをフレーム・バッファ内で
、−時的な配置及び移動を行うのに最適な効率とするこ
とができる。フレーム・バッファのピクセル・データを
読出すと共に書き込むために埋め込まれたベクトル方向
制御を用いてインプリメンテーションすることにより、
ベクトル・ブリットの速度及び効率を更に強調できる。

さらに、本発明は、パイプライン構造及び方法であり、
パイプ段の処理時間が異なるか、可変しても、性能に影
客を及ぼす事なく、パイプラインを容易に拡張できる。

これは、パイプ段間にファースト・イン・ファースト・
アウト（Ｆ　Ｉ　ＦＯ）を分布させるごとにより実現で
きる。透明ラッチを各パイプ段の前に付加する。現在の
段がデータを受ける準備ができていないとき、このＦＩ
ＦＯは、前段、即ち、上流段から送られるデータを蓄積
するための各パイプ段の入力における深さ１のＦＩＦＯ
として作用する。パイプライン・クロックによりクロッ
クされるレジスタを各段に付加して、次段、即ち、下流
段から送られた現在のホールド信号が、前段、即ち、上
流段に送られる前に、この信号をラッチする。データを
ラッチし、ホールド信号を転送する処理がパイプライン
で継続しているので、次のクロック・サイクル１更間中
、ある段のホールド信号により、次の上流段が別のホー
ルド信号を発生する。実際には、各段のホールド信号が
、データと逆方向にパイプラインされる。

ホールド信号は、各パイプ段において１クロツク・サイ
クルだけ遅延されるので、１クロツク・サイクル分のデ
ータをＦＩＦＯにラッチする能力が必要になる。しかし
、ホールド信−号をパイプラインすることにより、総て
のパイプ段からビイシイ信号を収集するのに、カスケー
ド接続又は広範囲なロジックが必要でなくなる。その結
果、構成は、パイプ段の数に限定されないで、容易に拡
張できる。

本発明の上述及びその他の目的、特徴及び利点は、添付
図を参照した以下の説明から、より明かになろう。

〔実施例〕

（図形システムの概略） 第１図は、本発明が実施される図形システムの機能ブロ
ック図である。この第１図に示すように、図形システム
（２０）は、３つの形式のサブシステム、即ら、アプリ
ゲージ９ン・システム（図形データ発生手段）（２２）
、図形表示システム（２４Ｌ及びこれらアプリケーショ
ン・システム及び図形表示システムをリンクする通信チ
ャンネル（２６）に分割できる。アプリケーション・シ
ステム及び表示システムを分けることにより、ユーザの
要求に応じたアプリケーション・システム、通信システ
ム及び表示システムの性能特性を有する多くの異なる方
法で、図形システム機能をまとめることができる。

アプリケーション・システム（２２）は、アプリケーシ
ョン・エンジン、アプリケーション・プログラム、アプ
リケーション・データ・ベース、及びインタフェースを
含んでいる。このインタフェースは、表示システムとリ
ンクできる通信チャンネル用である。アプリケーション
・エンジンは、ローカル・ワークステーション計算エン
ジンから最上位のメインフレーム・スーパ・コンピュー
タまでの範囲のものであり、広範囲な機能にわたって、
アプリケーション・プログラムを実行する。

アプリケーション・システム（２２）は、アプリケーシ
ョン・エンジン又は汎用コンピュータで構成する。この
アプリケーション・システム（２２）は、アプリケーシ
ョン・ソフトウェア（２２Ａ）、ソフトウェア・インタ
フェース・ライブラリ　（２２Ｂ）及びオペレーティン
グ・システム（２２Ｃ）により実行され、これらは、第
２図に示すように相互接続されている。アプリケーショ
ン・システムのこれ以」二の詳細は、本発明と密接な関
係がないので省略する。

第３図は、第１図の表示システＪ、の機能ブ１コック図
である。この第３図の表示システム（２４）は、会話型
装置を扱い、図形データ構造を管理し、表示画像を発生
し、アプリケーション・システムを接続する通信チャン
ネルをインタフェースする。

この図形システムは、ユーザ入力からユーリ′の図形帰
還までのループを閉じる総ての要素を含んでいる。通信
チャンネルが低い帯域幅のとき、高度な会話型図形アプ
リケーションを実行できる。表示システムは、図形デー
タ構造を蓄積でき、表示画像を発生できる。通信帯域幅
が非常に高（でも、この能力は、アプリケーション・シ
ステムで実行するプログラムからかなりの量の仕事を除
く。

アプリケーション・システム及び表示システム間の通信
チャンネル（２６）には、多くの形式が可能である。こ
のチャンネルの帯域幅は、非同期直列通信ラインの帯域
幅から、高速データ・バスによる直接接続の帯域幅まで
の間で変化する。このチャンネルのデータ・プロトコル
は、非同期Ｒ３２３２Ｃのように簡単にもなるし、ＩＥ
ＥＥ８０２．３（イーサネフト）のように複雑にもなる
。

（表示システムの概略） 表示システム（２４）は、機能的に、通信／制御コマン
ド／入力（ＣＧＣＩ）（通信チャンネル・ハンドラー）
（３０）、表示リスト及び構造蓄積（ＤＬＳＳ）（３２
）、図形パイプライン（ＧＰ）（３４）、及び画像蓄積
及び表示（ＩＳＤ）（３６）のサブシステムに分割でき
る。これらサブシステム及びこれらの相互接続を第３図
に示す。

通信チャンネル・ハンドラー（３０）は、ハードウェア
・ドライバ及びソフトウェア・プロトコルの両方を含ん
でいる。通信装置用のハードウェア・ドライバは、ハー
ドウェア信号レベル、タイミング及びプロトコルの詳細
を扱う。特殊な集積回路チップを制御卸するドライバ・
ソフトウェアと同様に、これら集積回路は、最も大きな
通信プロトコルを駆動するのに利用できる。ソフトウェ
ア通信プロトコルを通信ハードウェアと用いて、チャン
ネルによりメツセージ及びデータを渡すのを制御する。

表示システム制御には、ラン・タイム・コントロール、
データ・パス・コントロール、及び表示システムをモニ
タ及び制御するコンテキスト・コントロールがある。シ
ステムの動作開始において、表示システムの電源を入れ
、初期化する。診断及び自己試験は、システム初期化期
間中に実行するが、システム動作後にコマンドに応じて
実行することもできる。表示システムのラン・タイム環
境における監視サービスには、メ、ツセージ転送、処理
同期及びリソース割り当てがある。データ経路及びデー
タ転送の制御は、表示システム監視の重要な部分である
。例えば、システムの構造及び状態に応じて、多くの異
なるデータ消費処理が、通信チャンネルからのコマンド
の流れを扱ってもよい。ウィンドウ及び仮想ターミナル
の図形環境に対する表示システム状況（コンテキスト）
の監視は、通信、コマンド、会話型入力装置、図形構造
及び表示リスト蓄積に対する状況の調整及び制御を意味
する。全体として、通信チャンネル、会話型装置、画像
蓄積及び表示制御を含む表示システムの資源は、専用使
用又は共用のいずれかにおいて、種々の状況に割り当て
られる。

アプリケーション・システムからのコマンドの流れは、
アプリケーション・プログラムに表示システムの機能を
使用させる。ユーザ・コマンド・インタフェースは、表
示システムのユーザに、コマンドをローカルに実行でき
るようにする。会話型入力装置を用いると、このシステ
ムは、装置制御、読出し及び処理装置データを与え、ウ
ィンドウ及び仮想ターミナルを有する図形環境用の表示
システム状況内で、図形動作を開始する。

会話型装置からの入力により開始する図形動作には、図
形オブジェクトの移動、可視オブジェクトの３Ｊ、　ｔ
Ｒ，、即ち「ピッキング」、入力装置の図形状況又はア
プリケーション・システムからのコマンドの流れの切替
えがある。入力装置の制御により、図形オブジェクトを
移動、回転、及び転送することができる。図形構造又は
オブジェクトの任意の属性（連続又は分離）は、入力装
置からのデータにより変更できる。これには、位置及び
方向と共に、色、シェーディング及びライティング・モ
デルがある。図形オブジェクト及びメニュ項目の選択は
、一般に、会話型位置決め装置により行う。

表示リス１−蓄積（３２）は、ＣＣＣＴ　（３０）及び
図形パイプライン（ＣＰ）（３４）の両方が用いる表示
リスト及び構造を維持する。これら表示リスト及び構造
は、ＣＣＣｌ及びＣＰ間の通信において、キー・ロール
として作用する。表示リスト（ＣＰによりインタブレッ
ト（翻訳）されるように構成されている）、及び表示ス
クリーン上に画像を発生するのに用いる制御構造により
、図形「オブジェクト」を表す。図形オブジェクトの作
成とは、これら表示リスト及び制御構造の両方を作るこ
とを意味する。オブジェクトを作成した後、これら表示
リスト及び制御構造を変更して、表示された画像を変え
ることができる。図形データ構造変数が、システムの「
状態」を決める。ウィンドウ及び仮想ターミナルの図形
状況の制ｊ１１は、図形セグメント又はオブジェクトを
表すデータ変数及び構造、ビューイング、表示リスト、
及び画像発生処理の状態の切替えを意味する。

図形パイプライン（ＣＡＰ）（３４）は、図形エンティ
ティの表示リスト記述を低レベルのピクセル記述に走査
変換するために、また、ピクセル配列又はビット・マツ
プの如きピクセル記述の直接操作用に、表示リストの読
出し及びインタブレ・ン］−を容易にする。システムが
表示画像を発生する必要があるとき、制御プロトコルを
用いて、図形パイプライン表示リスト・トラバーサ（ｔ
ｒａｖｃｒｓｅｒ　）に画像を表す表示リストを与える
。これにより、表示リスト・トラバーサは、表示リスト
の検討を開始する。表示リストは、図形プリミティブ、
ピクセル配列の基準、モード設定、及び属性設定インス
トラクションの如き図形コマンド、並びに制御インスト
ラクションの流れを含んでいる。変形により、プログラ
ミング言語におけろサブルーチン・コールに類似した方
法で繰り返し用いられる単純なプリミティブ形状を用い
る複雑なオブジェク１〜を構成できる。

走査変換は、図形プリミティブ（例えば、線、文字、多
角形等）の記述を、フレーＪ、・バ・ソファに蓄積する
１組のピクセルに変換する処理に関連する。この処理に
入力される記述は、非常に高レベルであり、テキストの
位置及び大きさ、線の端点及び色、多角形の縁、その内
側を塗りつぶすのに用いるパターンの如き幾何学的情報
及び属性情報である。

ピクセル／ラスタ動作には、ピクセル・プロ、ンクのフ
レーム・バッファ自体内における移動、フレーム・バッ
ファ及び汎用システム・メモリ間での移動、又は汎用シ
ステム・メモリ内での移動がある。本明細書で述べるア
ーキテクチャには、これら２つのメモリ・アドレス空間
間に区別がある。

ピクセルを転送する際、処理のいくつかの限定された形
式が、ピクセル毎に実行される。

画像蓄積及び表示システム（３６）は、ユーザ／操作者
に主要な帰還を行う。この機能は、ユーザに、アプリケ
ーションからの図形出力、及びローカル・ユーザ入力用
の図形帰還を与える。この画像蓄積は、−Ｃにピクセル
を基本としたメモリ・システムであり、このメモリ・シ
ステムは、画像発生システムにより書込み及び読出しが
でき、通常は、フレーム・バッファである（即ち、表示
された各ピクセルを記述する情報を蓄積する）。

画像を蓄積する他に、このシステムは、データを制御し
、物理的表示器にデータを出力する。はとんどのピクセ
ルを基本とした表示は、リフレッシュしなければならな
いので、このシステムも、物理的表示器への高速出力チ
ャンネルを具えなければならない。この物理的表示器は
、画像蓄積システムの制御により、画像又は映像が形成
される装置である。好適には、これは、完全なカラー画
像が発生できるラスタ走査映像型表示器である。この表
示装置の分解能は、画像発生システムの大きさ及びアド
レス指定能力に釣り合う。

（表示システム・アーキテクチャ） 表示システム（２４）の物理的配置を第４図に示す。会
話型装置及びブート装置（３８）を除いて、総ての制御
プロセッサ機能は、好適には、ＣＰボード（４０）と呼
ばれる１個の大きな多層回路板に実現でき、ＣＰボード
上のマイクロコード　　−ッサにてソフトウェアを実行
できる。キーボード（４２）、マウス（４４）及び図形
入力タブレッ）（４６）の如き会話型入力装置は、直列
Ｒ３−２３２ボート又は他の適当なインタフェースを介
してＣＰボード（４０）に接続する。ＣＰボード（４０
）は、システム・バス（ＶＭＥ）（４８）を介して図形
パイプライン（３４）と通信する。

このＣＰボードのブロック図を第５図に示し、後述する
。

３次元（３Ｄ）シェーディングの最終段を除いた図形パ
イプライン（３４）の総ての機能は、画像プロセッサ２
（処理手段）（ＰＰ２）（５０）と呼ばれる単一の回路
板上に実現できる。３Ｄシエーデイングの最終段を、オ
プションのＺバッファ・ボード（第８図）に実現する。

ＰＰ２は、■ＭＥシステム・バス（４８）を介してＣＰ
及び共用メモリ（５２）と通信をすると共に、特別目的
のローカル表示バス（５６）を介してフレーム・バッフ
ァ・システム（５４）とも通信をする。図形プロセッサ
（パイプライン）（３４）の高レベルの機能は、ビット
・スライス・エンジンと呼ぶマイクロコード・エンジン
（第１２Ａ図）上で実行されるマイクロコードに実現す
る一方、画像転送及び埋め込まれたベクトル方向制御の
如き低レベルの哉能は、特別目的のハードウェア（第１
２Ｂ、第１２ｃ及び第１２Ｄ図）により実現する。

フレーム・バッファ（５４）には、種々の実現法がある
。例えば、カラー表示の場合、単一ボードが８プレーン
（２５６色）システムでもよいし、２ボードが１２プレ
ーン（４０９６色）システムでもよい。第２フレーム・
バッファ・ボードを付加することにより、１２ブレーン
・システムを２４ブレーン・システムのようにも構成で
きる。８プレーン・ボードを減らすことにより、単一ボ
ードの４ブレーン（１６色）システムを構成できる。

単一プレーン・ボードは、単色表示に充分である。

好適な実施例では、６０　Ｈｚノン・インクレースで動
作する１２８０Ｘ１０２４のカラーＣＲＴモニタである
。

第５図は、第４図の制御プロセッサ（４０）のブロック
図である。この制御プロセッサ（４０）は、高レベル図
形及びＩ１０制御ラスタを実行する。これらラスタには
、アプリケーション・エンジン（ＡＥ）（２２）との通
信処理、このＡＥからのコマンドの流れの翻訳又はルー
ティング（ｒｏｕｔｉｎｇ）　、適当な時に図形パイプ
ライン用のコマンドの生成、内部図形り構造の生成及び
管理、ユーザからの入力の管理、及び図形パイプライン
の管理がある。極端には、ＣＰは、ＡＥ及びユーザから
見ると、図形表示システム（２０）の機能及びシマンテ
ィクス（ｓｅｍａｎｔｉｃｓ　）を決定する表示システ
ムの一部である。好適な実施例において、制御プロセッ
サ（ＣＰ）（４０）は、モトローラ社製１６　Ｍ　Ｈｚ
　６８０２０型マイクロプロセツサ（ＣＰＵ）（６０）
及び６８８８１型フローテイング・ポイント・コプロセ
ッサ（ＦＰＵ）（６２）を含んでいる。また、ＣＰ（４
０）は、６８０２０をシステム・バス（ＶＭＥ）（４８
）にインタフェースするシステム・バス・インタフェー
ス回路（６４）も含んでいる。よって、ＣＰは、他のプ
ロセッサ又はメモリ・システムとバスを介して通信でき
る。ＣＰメモリ　（６６）は、ボードＲＡＭ上に４メガ
バイトを与える。通信インタフェース（６Ｂ）により、
ＣＰは、外部装置と通信ができる。このインタフェース
は、３８４００ボ一以上のＲ３−２３２直列通信（非同
期）（外部クロンクによって、より高速が可能になる）
、２個のＲ３−２３２Ｃ直列通信ポート及びセントロニ
クス型バー　１〜”コピー・ボート、及びＩ　ｒＥＥＥ
８０２゜３（イーサネット）ネソ１−ワークをサポート
している。

電源投入直後に、マイクロプロセッサは、初期診断試験
を実行して、システムがブート装置から確実にロードで
きるようにする。初期自己試験後、ブート装置を用いて
、ＤＳソフトウェア及びＣＰマイクロコードをロードず
ろ。ブート装置は、蓄積容量が１メガバイトの５．２５
インチ・フロッピ・ディスクでもよい。ＣＰシステムの
電源投入用コード、初期自己試験、及びブート・ロード
は、ＦＲＯＭ／ＲＯＭに記憶されζおり、このＦＲＯＭ
／ＲＯＭは、マイクロプロセッサ・アドレス空間（６６
）の特定の「電源投入」部分に存在する。

制御プロセッサ・サブシステム（４０）（ワークステー
ション構成の場合は、アプリケーション・エンジン（Ａ
Ｅ）サブシステム（２２）も）は、論理的には、共用メ
モリ（５２）内の表示リスト及び他のデータ構造（３２
）により、また、物理的には、ＶＭＥシステ１、・バス
（４８）により、図形パイプラインと通信を行う。（第
７図参照）バスによりアクセス可能な任意のメモリ（例
えば、法本的なターミナル構造の場合、ＣＰボード上の
メモリ（６６））を、後述する画像プロセッサの如きバ
ス・マスクであるパイプライン段によりアクセスできる
。

この通信は、ＣＰボード（４０）及びＰＰ２ボ一ド間で
行う。ＣＰ及びＰＰ２は、Ｖ　Ｍ　Ｅバス（４８）に対
して、マスク及びスレーブ・インタフェースの両方を具
えている。マスク・インタフェースは、通常システム動
作期間中に用いる主要なインタフェースである。これら
を用いて、表示リストを検査し、データ構造をアクセス
する（これらは、ＣＰ又は他のＶＭＥバス・マスタを論
理的に共有しても、しなくてもよい）。ＰＰ２の■ＭＥ
スレーブ・インタフェースは、初期化期間中、マイクロ
コード・デバッキング期間中、自己試験実行期間中、及
び割り込み要求を受ける期間中に用いる。スレーブ・イ
ンタフェースは、ＶＭＥバスを介して、ＣＰ／ＡＥにＰ
Ｐ２のあるハードウェア要素が見えるようにする。

図形パイプライン・サブシステム用にＣＰが組み立てた
最も重要なデータ構造は、表示リスト（３２）（第３図
）であり、この表示リストは、図形コマンド及び関連し
たデータを含むインストラクションのバイト構成のｄさ
れを１５．える。フレーム・バッファ・サブシステ１、
において、ボード上で実行される動作などの総ての図形
操作は、表示リストにより、制御される（少なくとも監
視される）。

（図形パイプライン・サブシステム） 図形パイプライン（３４）（第３図）の機能のトップ・
レベルのブレークダウンを、データ流れ図の形式で第６
図に示す。この図において、円は処理を表し、水平線は
データ構造を表す。矢印はデータの流れを表し、箱はＩ
１０装置（データ・ソース／シンク）を表す。以下、こ
のデータ流れ図に示したエンティティを簡単に説明する
。図形パイプラインを３つの主な処理サブシステム、即
ち、空間処理及び制御（ＭＳＰＣ）サブシステムのモデ
ル化（ＭＳＰＣ）（８０）、変換サブシステム（８２）
、及びスクリーン空間及びピクセル処理（ＳＳＰＰ）サ
ブシステム（８４）に分割する。共通メモリ内の多くの
データ構造を、種々のナプシステムにより、アクセス（
いくらかは変更）する。３つの総てのサブシステムは、
固定小数点及び浮動小数点演算を実行できる。

図形パイプラインの状況内において、用語「空間のモデ
ル化」を用いて、表示リストにて定義される幾何学座標
空間を記述する。ＭＳＰＣサブシステム（８０）は、制
御プロセッサ（及び／又はアプリケーション・エンジン
（ＡＥ））、図形パイプライン及びフレーム・バッファ
・システム間の総てのインタフェースを監視すると共に
、図形パイプライン内の多くの状況／ラスタの管理及び
調整に対して応答可能である。このＭＳＴ）Ｃサブシス
テム（８０）は、「前置変換」　（空間モデル化）表示
リスト座標データにて、必要ならば、かかる演算を実行
する。

変換サブシステム（８２）は、スゲール、点（座標変換
）、ベクトル（ドツト及び交差績、長さの正規化）、及
びマトリクス（マトリクス乗算、決定評価、線形システ
ムの解決）における集中的操作を数値的に扱う。

スクリーン空間及びピクセル処理ナブシステム（８４）
は、図形プリミティブ（線、テキスト、パネル及び面）
の走査変換、及びピクセル・データの直接操作（ビット
・ブリット、ベクトル・ブリット）を容易にし、後述の
如く、これは、フレーム・バッファの矩形領域及び直線
又は曲線に対するクリッピング／レザリング（ｓｃｉｓ
ｓｏｒｉＢ）を含んでいる。

図形パイプラインは、インストラクション・セット・プ
ロセッサとして動作し、システム・メモリ内に存在する
表示プログラムを実行する。このシステム・メモリは、
アプリケーション・エンジン、制御プロセッサ、及び図
形パイプライン・サブシステムにより共用されている。

このプログラムを表示リスト（８６）と呼ぶ。この表示
リストは、アプリケーション・エンジン及び／又は制御
プロセンサにより生成できる。図形インストラクション
・セットは、図形プリミティブを描画すると共に、それ
らの属性を制御するオペコードと呼ぶ命令を含んでいる
。通常の図形オペコードの他に、図形パイプライン・ア
ーキテクチャは、単純な「汎用」インストラクション・
セットを付加できるようにする。これは、自発的なアル
ゴリズミック表示リストの生成を（実時間力学、プログ
ラムしたアニメーション及びＣＰのないシステムを援護
して）容易にできる。別に定義したオペコードをパイプ
ライン命令セットに付加して、カストマイズした操作用
のマイクロコードにアクセスできる。表示リストの他に
、共用メモリには、制御ブロック（８８）がある。これ
らは、パイプライン制御ブロック、表示ラスタ制御ブロ
ック、及び関連したデータ（例えば、スタック）を含ん
でいる。これらの構造は、種々の表示リスト用の「環境
状態」情報を維持している。各「独立した」表示リスト
は、それ自体のラスタ制御ブロック及びスタックを具え
ている。

ＭＳＰＣサブシステム（８０）は、表示リストのパイプ
ライン側、及び制御ブロック・アクセス・プロトコルを
扱う。これは、表示リスト・パーサ及びディスパッチン
グ・メカニズムを具えている。これは、表示リスト・フ
ォーマットからのデータを内部パイプライン・フォーマ
ントに変換する。これは、各表示リストに関連したスタ
ックを管理する。ＭＳＰＣサブシステムが、汎用パイプ
ライン・オペコードを実行する。ＭＳＰＣは、「ホット
・ナイド・データ」、パイプ・データ、ピクセル・プリ
ミティブ、及び／又は制御情報又は他のパイプライン・
サブシステムを送り、種々のサブシステムからの状態及
び／又は結果を受ける。ＭＳＰＣモジュールは、図形バ
イプラ・イン用のデータ流れネットワーク内の中央制ｆ
ｆｆｌｌ及び通信ノードを含んでいる。表示リスト検査
及び池の外部プロトコル用のサポートは、論理的にこの
モジュール内に含まれる。その機能が主に制御指向Ｃモ
ード設定動作、制御動作の変更等）である表示リスト・
オペコードは、ＭＳＰＣザブシステム内で実行される。

ホット・サイド機構にＣＰをアクセスさせるコードも、
ＭＳＰＣサブシステム内に論理的ζこ存在する。用語「
ホット・サイドｊは、フレーム・バッファの映像出力側
であり、このハードウェアは、ラスタ走査において、フ
レーム・バッファを助け、ＣＲＴ（５８）用の映像及び
タイミング信号を発生する。他の総ての映像信号源も、
このカテゴリに含まれ、それらの出力をＣＲＴへの経路
上にてデジタル映像の流れに混合する。それに対して、
フレーム・バッファの「コールド・サイド」は、ランダ
ム・アクセス・ボートであり、これにより、走査変換及
びラスタ動作を行う。ホット・サイド機構への総てのア
クセスは、パイプラインを介して生じ、表示リスト・オ
ペコードによりホット・サイド・データをアクセスする
。「ピクセル・プリミティブ」は、図形プリミティブ（
直線、テキスト、マーカー、パネル等）であり、それら
の幾何学的座標はフレーム・バッファ・ピクセル座標内
に直接表す。このようなものなので、変換する必要がな
い。ピクセル空間プリミティブは、総ての変換処理をバ
イパスすることにより、表示リストからの最高に達成可
能なパイプライン・スルーブツトをフレーム・バッファ
に与える。変換処理をディスエーブルする表示リスト・
インストラクションにより、ピクセル空間プリミティブ
をマイクロコード／ラフ１−ウェア内に設ける。

変換サブシステム（８２）の主な目的は、表示リスト座
標データにおける変換をモデル化し、観察することであ
る。これはまた、座標データにおけるマトリクス乗算も
実行する。さらにこれは、（複雑な変換マトリクスを生
成するための）マトリクス乗算、及び透視分割も実行す
る。他の高度な算術動作は、変換サブシステム内で実行
される。

主として、「パイプ・データ」は、ＭＳＰＣサブシステ
ムから変換サブシステムを介してＳ　Ｓ　ｌ）　Ｐサブ
システムに流れる（空間内、スクリーン空間外をモデル
化する）図形プリミティブ座標のながれである。

５ＳＰＰザブシステム（８４）は、ビューボート／ビュ
ーボンラス・クリッピング、図形プリミティブの走査変
換、及びピクセル配列におけるラスタ動作に対して応答
可能である。５ＳＰＰは、ピクセル空間（及びＺバッフ
ァ）座標内に特定された図形エンティティの記述を行い
、ピクセルの適当なセットを発生（又は検索）し、フレ
ーム・バッファ又はメイン・メモリに／から移動する。

５ＳＰＰサブシステムが実行するこのアルゴリズムは、
マイクロコード及びハードウェアの組合わせにより実現
する。

アーキテクヂャ的には、システム・メモリ（５２）内の
ピクセル配列（９２）は、ビ・ノドプリント及びヘクト
ル・ブリット動作のソース及び／又はディストネーショ
ンとすることができる。５ＳＰＰサブシステムによる図
形プリミティブの走査変換は、これらメイン・メモリ・
ピクセル配列及びフレーム・バッファ内のピクセルを変
更できる。

走査変換が（任意の領域を）枠にはめ込むと、５ＳＰＰ
サブシステムは、「サイデイング・リスト」、「走査ラ
イン・リストＪ及び［フィル・パターン・データ構造」
を含む走査変換データ構造を用いる。ビット・マツプに
よる文字フォント及びマーカ・フォノ１−は、他のピク
セル配列と向様なフォーマットで蓄積されている。各文
字／マーカ定義は、全体的なフォント・ピクセル配列の
ほぼ矩形を占める。直線用のダッシュ・パターン並びに
ビット・ブリット及びバク１−ル・プリント用の中間調
パターンは、それ自体の特別なデータ・フォーマットを
具えている。

最後に、フレーム・バッファ・サブシステム（５４）へ
の／からのいくつかのデータのン、Ｉ！Ｌれがある。制
御レジスタ・データ（９６）は、１つである。多くの制
御レジスタが、フレーム・バッファ・サブシステム内に
存在する。これらのいくつかは、映像マルチプレクサ経
路制御レジスタ及びフレーム・バッファ可視マスクの如
き「ホット・サイド」上にある。他のものは、ピクセル
組合わせルール・レジスタ、読出し／書込みマスイア、
及びローカル表示バス・アドレス・マ・ノピング・しジ
スタの如き「コールド・サイド」上にある。

パイプライン・サブシステム及びフレーム・バッファ・
ナブシステム間を流れる主なデータの流れは、ピクセル
・データ（９８）の流れである。

変換の基本的なモードは、フレーム・バッファのアドレ
ス空間におけるプレゼンハム（Ｂｒｅｓｅｎｈａｍ）ア
ルゴリズムの経路に沿って、フレーム・バッファの記憶
位置に順次書き込まれた（ピクセル（９８））又は読み
出された（ピクセル（１００））データの線形ブロック
のようなものである。埋め込まれた方向制御を用いると
、アドレス・サイクルの必要側が、各ブロックの初めの
みにおいて生じるが、このデータ・サイクルは、各ピク
セルにて生じる。

全体的なビット・プラン・インデックス・チー・　　　
　　　プル用のデータと共に、赤、録及び青映像ルック
アップ・テーブル用のカラー・マツプ・データ（１０２
）を、図形パイプラインにより、これらテーブルに転送
する。パイプラインを介して、戻り経路を読み出すこと
により、出力カラー・データ（１０４）がシステｌ、診
断試験に利用できる。

「ハク」データ（１０４）は、ローカル表示バス活動レ
ジスタに蓄積されたデータである。これを用いると、Ｖ
ＭＥバス・マスクは、初めにフレーム・バッファに向か
うパイプライン出力データを捕らえることかでき、シス
テム・メモリ内の「仮想」フレーム・バッファの更新、
又は診断試験の如き他の目的に利用できる。バグは、フ
レーム・バッファ・サブシステム内の制ｊ１１レジスタ
に書き込むことにより、起動／非起動される。これが起
動されると、フレーム・バッファ・メモリ用に定めた各
ＬＤＢ書込みサイクルが阻止され、バグに蓄積される。

また、Ｖ　Ｍ　Ｅバス・マスクがこのサイクルをロード
しな（なるまで、パイプラインがオフに維持される。

第７図は、図形パイプラインの構成の２つの例の簡略化
したブロック図である。この第７図に示す２つのブロッ
ク図において、パイプライン・データは、ボードの位置
に応じて、左から右に流れる。制御プロセッサ・サブシ
ステム（４０）は、論理的に、（ＰＰ２　（５０）及び
ＬＤＢ　（５６）を含む）図形パイプライン（３４）の
左であり、フレーム・バッファ・サブシステム（５４）
は、論理的に右である。好適な実施例では、画像プロセ
ッサ（ＰＰ２）ボード及びそのマイクロコードを含んで
おり、オプションとして、Ｚバッファ（ＺＢ）ボードを
含むこともできる。ＺＢボードを用いる際、このＺＢボ
ードは、ＬＤＢを２つの部分（５６Ａ）及び（５６Ｂ）
に分割する。

第８図は、ＺＢボードの高レベルのブロック図である。

この図の中央部分に実現されたＺバッファ・アルゴリズ
ム（１１０）は、簡単であり、マスク表示上の３Ｄ幾何
学而の画像の描写において用いる隠面消去用の既知の技
術なので、詳細説明を省略する。好適な実施例において
、Ｚバッファ（１１０）は、各ピクセル位置の奥行情報
を蓄積するために、１２８０ｘ１０２４ｘ１６ビツトの
Ｚバッファ・メモリ（１１２）を有する。ＺＢボードに
は、３角形の回当てを行うための特別なハードウェアも
含まれている。このハードウェアは、プログラムされた
ロジック制θＵユニット、及びブレーン等式発生器（Ｐ
ＧＥ）チップと呼ばれるデータ経路ゲート配列（１１４
）から構成される。このハードウェアの機能は、（１）
各３角形の各ピクセルにおける奥行及び輝度を計算し、
（２）（３角形の見える部分の）ピクセルの輝度値をフ
レーム・バッファに渡し、（３）（常に、各ピクセル位
置が、見る位置に最も近い３角形からのＺ値を含むよう
に）更新されたＺバッファ・メモリを維持することであ
る。また、ＺＢボードは、Ｚバッファ機能の周囲でデー
タをバイパスするために、バススルー経路（１１６）も
具えている。

ＰＰ２の「右側」、即ち「下流」におけるＰＰ２及び７
８９７７間のハードウェア・インタフェースは、クロッ
クされ、双方向の３２ビツトでマルチプンクスされたア
ドレス及びデータ・バスであり、このバスは、ローカル
表示バス（ＬＤＢ）である。このバスには、入力側（Ｉ
ＬＤＢ）（５６Ａ）及び出力側（５６Ｂ）がある。した
がって、ＺＢボードには、入力（左、上流）側のＩ　Ｌ
　Ｄ　Ｂ（５６Ａ）に対するスレーブ・インタフェース
と、出力（右、下流）側のり、ＤＩ３（５６Ｂ）に対す
るマスク・インタフェース（１１８）がある。データは
、２デイープ・バス・ユニット（１２０）を介して入力
し、１６デイープ・データＦＩＦＯ（１２２）を介して
ＬＤＢバス・ドライバ（１２４）に出力する。このバス
・ドライバ（１２４）は、データをフレーム・バッファ
・サブシステム（５４）に転送する。ＺＢボードには、
ＺＢ　（１１０）をバイパスする戻りデータ経路（１２
）もある。戻りデータは、ＬＤＢ　（５６Ｂ）から２デ
イープＦＩＦＯ（１２６）に入り、Ｉ　ＬＤＢドライバ
（１２Ｂ）によりＰＰ２に出力する。このＦＩＦＯ及び
その動作は、第１７図を参照して更に後述する。

以下の説明では、図形パイプライン及びフレーム・バッ
ファ間のインタフェース（ローカル表示バス）、画像プ
ロセッサ（ＰＰ２）、及びフレーム・バッファ制１ｌｌ
（ＦＢＣ）について述べる。

（ローカル表示バス（ＬＤＢ）） ｉ述の如く、図形パイプラインは、ローカル表示ハス（
Ｌ　Ｄ　Ｂ　）によりフレーム・バッファに対してイン
タフェースされる。以下、第９図、第１０八〜第１０Ｆ
図を参照して、Ｌ　Ｄ　Ｂの構造及び機能について簡単
に説明する。

Ｌ　Ｄ　Ｂは、ＰＰ２をＺＢボードに接続ずろと共に、
ＺＢをＦＢフレーム・バッファ（５４）に接続する（又
は、ＺＢ（１１０）を用いなりれば、ＰＰ２をＦＢに直
接接続する）。（第１５図により詳細に示す）バスは、
好適には、７４ナノ秒の共通りロックにより同期された
３２ピントのマルチプレックスされたアドレス／データ
・バスである。各アドレス又はデータ・サイクルは、１
クロツク・サイクルに存在する。多くのデータ・サイク
ルが各アドレス・サイクルに対して可能になり、アドレ
ス増分（スレーブに前に通信された増分値）を暗示する
。各ボードは、データ（又はアドレス）を受けるために
、２以上の奥行のＦＩＦＯを有する。ＺＢは、両側から
のデータを受けることが出来るの一色上述の如く、２個
の左から右へのＦＩＦＯ（１２０）、（１２２）及び戻
り、即ち読出しＦＩＦＯ（１２６）を存する。フレーム
・バッファ・ナブシステム（５４）は、ＦＢ人力ＦＩＦ
Ｏ（１３０）及びＦＩ３読出しＦｘＦｏ（１３２）を有
し、フレーム・バッファ・メモリ（１３０）内のピクセ
ル・データを書込み又は読出しする。

以下、？ｉ’＋−にｒＴＡＧチップＪ　　（１３Ｂ）と
呼ぶベクトル・アドレス発生器又はタイリング・アドレ
ス発生器により、ＰＰ２ボード（５０）の通信インタフ
ェースを設ける。（好適には、タイリング機能を設けて
、ＺＢボードを利用できるようにするが、本発明には直
接関係がない。これに関しては、１９８５年４月５日に
出願された米国特許出願第７２０６５９号明細書（特開
昭６１−２７６０７４号公報に対応）に詳細に開示され
ている。）ＴＡＧチップ（１３８）は、出力ＦＩＦＯ（
１４０）及び入力ＦＩＦＯ（１４２）を含んでおり、こ
れらは、１個のＦＩＦＯに容易に組み合わせて、マルチ
プレクスされるアドレス／データ・バス上の交互ｌ１０
ＦＩＦＯとして利用できる。

入力レディ及び出力レディ信号により、ハンドシェーキ
ングを行う。ボードの送り側は、ＦＩＦＯを必要としな
いが、出力レディ信号を発生し、入力レディ信号を受け
なければならない。ＺＢのないシステムにおいて、ＰＰ
２がマスクであり、ＦＢがスレーブである。ＦＢからの
ピクセル・データを読出ず際、ＦＩＦＯ（１３０）、（
１３２）、（１４０）及び（１４２）がパイプラインを
制御する。ＺＢがあるが、アクティブでない時、ＬＤｒ
３は、各方向に３パイプ段の遅延により伝達を行う（バ
ースト・レートには影響なく、待ち時間のみである）。

ＺＢもスレーブとし２て聴く。

（タイリングが開始しようとする時に、ＺＢ制御レジス
タに書き込むことにより）アクティブであることが告げ
られると、ＺＩ３は、ＬＤＢを２つのバス（５６Ａ）及
び（５６Ｂ）に分割し、ＰＰ２に対してはスレーブとし
て、またＦＢに対してはマスクとして働（。タイリング
期間中、ＰＳ２は、各水平ライン・セグメント用の開始
アドレス及びブレーン等式増分をＺＢに送り、ＺＢは、
ピクセル・データ書込み及びアドレス更新をＦＢに送る
。

第１５　図（フレーム・バッファ制御回路の７’。

ツク図）において、ＬＤＢ　（５６）は、３２本のアド
レス／データ・ライン（１５０）及び７本の制御ライン
から構成されており、リセット及びクロック信号ライン
（図示せず）を含んでいない。

アドレス／データ・ラインは、トライステートであるが
、制御ラインではない。Ｆ　Ｂ　Ｓ　Ｅ　Ｌと呼ぶ制’
＜’Ｉｌｌ　ライフ（１５２）は、ＦＢ及びＺＢ上の２
つのアドレス増分値の間で選択を行う。ＰＰ２　（又は
ＺＢ）が送った読出し、書込み及びアドレス制御■信号
を２本のライン（１５４）及び（１５６）にエンコード
する。これら２木のラインの論理和（オア）により、Ｐ
Ｐ２からの出力レディ信号（１５５）を得る。ＦＢは、
オーブン・コレクタ・ワイヤ・アンド・ラインを介し７
て、入力レディ（ＩＲ）信号（１５８）をＰＰ２に戻す
。ＩＲは、「非保持」信号を上流のＦＩＦＯに与えるこ
とにより、入力ＦＩＦＯ（１３０）がアドレス、書込み
データ又は続出しコマンドを受は入れる（ｐ、備ができ
たことを示ず。３ソａ出しデータは、別の方向（Ｆ　Ｉ
ｉ３からＰＰ２）で伝わり、２つの異なるハンドシェー
ク信号、即ち、読出し出力レディ（ＲＯＲ）（１６２）
及び読出し入力レディ（ＲＩＲ）（１６４）を用いる。

読出しデータが出力ＦＩＦＯ（１，３２）にて利用可能
なとき、ＦＢがＲＯＲ（１６２）をＰ　ｌ）　２に送る
。これは、オープン・コレクタ・ワイヤ・アンド・ライ
ンである。ＦＢは、利用可能なデータを読み出したとき
ばかりでなく、解除したときにも、このラインをセット
する（「高」に」１昇させることができる）。ＰＰ２が
ＲＩＲ（１６４）をＦＢに送り、読出しデータを受は取
る準備ができたことを示す。２つの読出しハンドシェー
ク信号の他に、読出し出力イネーブル（ＲＯＥ）（１６
０）と呼ぶ第３ラインがある。このラインは、１クロツ
タ遅延゛乙スレーブの出力バッファ・イネーブルを明ら
かに制御する（即ち、スレーブは、このハス・ラインを
登録して、このラインを出力バッファ・イネーブルに接
続しなければならない）。

これら信号の利用をより明瞭にするためのいくつかのタ
イミング例を、次に説明する。これらタイミング図（第
１０Ａ〜第１０Ｆ図）は、どのクロックサイクルにどの
信号がアサート（出力）す′−るかを示すものであり、
クロック・サイクル内の遅延時間を示すものではない。

垂直線は、立ち上がり（アクティブ）のクロック縁を示
す。１対の垂直線間の空間は、１クロツク・サイクル（
７４ナノ秒）を表す。信号名は、図の左側に示すが、対
応する物理的バス・ラインの極性は表さない。

各クロック・サイクルに引いた水平線は、信号がアサー
トされていることを示す。残った空間には、信号がアサ
ートされていない。アドレス／データ・バスでは、水平
線セグメントの部分に３文字のコードを用いて、そのバ
スの情報が何かを表す。

’　ａ　ａ　ｉ３　Ｊでアドレスを表し、ｒｒｄｌ」で
読出しデータの第１ワードを表し、ｒｗｄ　Ｉ　Ｊで書
込みデータの第１ワードを表し、以下同様である。

ブランクは、アドレス／データ・バスの高インピーダン
ス状態を表すゆＸは、「ドント・ケア」状態（レシーバ
は、無視しなければならず、ドライバは、ガーベージを
送るのが自由である）を友す。

第１０Ａ図は、９回書込みの単純なバーストを示す。こ
の例は、垂直ベクトルを画素表示する典型である。マス
ク（ＰＰ２）は、アドレス・サイクルを実行した後、９
回の書込みデータ・サイクルを実行する。ＦＢから入力
レディ（ＩＲ）が送られないときは常に、ＰＰ２が次の
クロック期間中、同じ書込みデータをバス上に維持する
。この例において、ＦＢは最初の５ワードをそのＦＩＦ
Ｏに取り込んで、メモリ・サイクル中待たなければなら
ない。垂直ベクトルの２ピクセルを各メモリ・サイクル
にて占き込めるので、各メモリ・サイクル後、更に２ワ
ードを取り込む。

次に、第１０Ｂ図は、６回読出しのバーストを示す。Ｆ
ＢからのＩＲラインを用いて、仮とえデータが渡されて
なくても、読出しコマンドを受は入れる準備ができたこ
とを表す。この例では、ＦＢは、５つの続出しコマンド
をバッファし、６番目の余裕ができるまで、ＩＲをなく
す。これは、（垂直二タコ出しに対して生じたように）
２つのバーストにおいて、読出しからのデータを戻す。

ＰＰ２は、常にデータを受は入れる準備ができているの
で、その読出し入力レディ・ライン（ＲＩＲ）を除去し
ない。ＲＯＲ及びＲＩＲの初めにおけるＸＸＸは、「ビ
ット・ケア」であり、これは、前の状態が判らないため
である。非常に高速なスレーブによっても、第３サイク
ル前に、第１読出しデータ・ワードを多分戻せない。よ
って、その点まで（即ち、第１読出しリクエストが送ら
れる期間のサイクルにわたって）、関連したハンドシェ
ーク・ライン（ＲＯＲ及びＲＩＲ）を未定義にできる。

これにより、スレーブ（ＦＢ）は、これらが選択された
か否かを決定する。バッファされたバス・スルー・ボー
ド（ＺＢ）は、後のアドレス・サイクルで、それらの読
出しデータＦＩＦＯロジックをクリアして、未知の制御
ラインのいかなる影′￥ｒも取り除く。次の例は、ＰＰ
２が読出しデータの全バーストを一度に受り取れないと
きに、何が生じるかを示す。

第１ＯＣ図は、短い待ら時間による４回の読出しのバー
ストを示す。ここでは、ＦＢが読出しコマンドの全バー
ストをフル・レートで受は取るが、ＰＰ２は、フル・レ
ート・データ戻りを扱えない。

Ｐ　Ｐ　２は、最初の２ワードを受は取って、ＲＩＲを
除去する。２クロツク後、ＰＰ２は、更に１つのワード
に対して【１屯備され、ＲＩ　Ｒを再アサートする。更
に、２クロツク後、他のワードに対して準６７、ｙされ
る。この第４ワードの後、ＲＩＲを再び除去して、ＰＰ
２が更に他のワードに対して準（Ｉ＋ｉｆできていない
ことを示す。最早、読出しデータは利用可能ではないの
で、今度のＲＩ　Ｒは影響しない。次のサイクルでデー
タを戻１賃ｌ謁ｉ１ｉができた場合、スレーブの出力バ
ッファをイネーブルするために、ＲＤの第１サイクルと
同時に、ＲＯＥをセットする。′７スタにより読出しデ
ータの最終ワードがクロックされるので、ＲＯＥを除去
する。

第１０Ｄ図は、２回の書込みが続く２回の読出しを示す
。データ・バスの競合を避けるために、ＲＯＥが除去さ
れた２サイクルまで、書込み（アドレス・サイクルを含
む）を開始してはいけない。

これにより、スレーブ用の１サイクルは、ＲＯＥの非ア
サート及びバスのデッド・サイクルに応答して、それら
のドライバをディスエーブルして、競合を防ぐ。

第１０Ｅ図は、遅い書込み（制御レジスタ・ロードの典
型）を示す。この例は、夫々アドレス・サイクルを有す
る２回の占込みを表す。これは、ＺＢ又はＦＢ上での制
御レジスタのロードの典型である。データ・サイクルは
、アドレスの直後に続かないことに留意されたい。かか
るギャップは、他の例のあるものでは同様に許されてい
る。また、次に示すように、多くの読出し又は書込みサ
イクルの途中において、ギャップを有することも許され
ている。

第１０Ｆ図は、遅い読出しを示す。この例では、３回の
読出しの遅いバーストを示す。第１読出しリクエスト後
のクロックまで（この例では、サイクル５まで）、スレ
ーブは、ＲＯＲの既知の状態に応答する必要がない。Ｒ
ＯＥが七ッ１−された後の１クロツクまで、スレーブは
データ・バスを駆動しないことに留意されたい。

（ＬＤＢアドレス・マツプ） 次に、ローカル表示バスのアドレス・マツプ、その構造
の定義、ＬＤＢを介して通信されたデータの機能につい
て説明する。Ｌ　Ｄ　Ｂは、２３２個の３２ビツト・ワ
ードを夫々アドレス指定する。バイト又は他の部分的な
ワード変換は、サポートされていない。３２ピッ１−未
満の装置は、読出し期間中に、利用しないライン上の未
定義データ（ガーベージ）を単に戻し、書込み期間中に
、余分なビットを無視する。

アドレス空間は、各々が２２１１個のワードである１６
個のセクションに分割する。最下位セクションは、Ｉ１
０空間（ビット３１．３０．２９及び２８が総て１）で
ある。最下位セクション（ビット３１〜２８は、総てＯ
）は、フレーム及びＺバソファ・メモリ空間である。そ
れらの間の残りの１４セクシヨンは、ＬＤＢ上に存在す
る将来のシステム用に確保しておく。ＦＢもＺＢも、こ
れらアドレスに応答しない。

Ｉ１０空間を、各々が２２４個のワードの１６個のスロ
ットに更に分割する。各スレーブＬＤＢボードは、ｆ−
テ面コネクタ（図示せず）の４個のスロット・ピンによ
り定義される物理的スロット・アドレスに応答する。そ
れはまた、それなりに構成されていれば、他のソフト・
スロット・アドレスにも応答する。総てのソフト・スロ
ット・アドレスをリセットによりクリア（ディスエーブ
ル）する。ハード・スロットでは、Ｉ１０空間は、１１
Ｌ　ｌ５ＳＳＳａａａａａａａａａａａａａａａａａａ
ａａａａａａである。ここで、５ｓｓｓは、スロット番
号であり、ａは、所定ボード内のＩ１０位置をデコード
するのに利用可能な残りの２４本のアドレス・ラインを
表す。

ＦＢ及びＺＢのメモリ空間は、２進で００００１］ｘＹ
Ｍｙｙｙｙｙｙｙｙｙｙｙｙｘｘｘｘｘｘｘｘｘｘｘｘ
である。ここで、Ｈは、「ためらい」ピッＩ−（セット
された時、このビットは、第１ピクセルの前にステップ
のないことを示す）であり、Ｘは、Ｘステップ方向（セ
ットが右から左を示す）であり、Ｙは、Ｙステップ方向
（セットが上から下を示す）であり、Ｍは、メジャー軸
指示ビット（セットは、Ｘ軸がメジャー軸を示す）であ
り、ｙｙｙｙｙｙｙｙｙｙｙｙは、初＋ＩｔＪＩ］　Ｘ
位置であり、ｘｘｘｘｘｘｘｘｘｘｘｘは、初期Ｘ位置
である。

ダブル・バッファ・システムＺＢの両フレーム・バッフ
ァと、オーバレイ−・フレーム・バッファの総ては、こ
の１つのアドレス空間を占める。１１０空間を介してア
クセス可能な制御レジスタにより、各バッファをイネー
ブル及びディスエーブルできる。任意の１個のバッファ
をアクセスすることは、それをイネーブルし、他の総て
をディスエーブルすることにより達成できる。

ＦＢＳＥＬを用いて、メモリ空間のデータ・サイクル期
間中、アドレス増分を制御する。ＦＢＳＥＬがセットさ
れると、データを転送する前に、メジャー及びマイナー
軸の両方をステップさせるゆＦ　Ｂ　Ｓ　Ｅ　Ｌがセン
トされないと、メジャー軸のみがステップされる。アド
レス・サイクル内でためらいビットがセットされると、
第１データ・サイクルは、ＦＢＳＥＬを無視し、どの軸
もステップしない。さらに、データ・サイクルは、通常
ＦＢＳ　ＥＬに従う。

Ｆ　Ｂ　Ｓ　Ｅ　Ｌは、ＺＢに対して付加的な意味があ
る。メモリ空間に対するアドレス・サイクル期間中、Ｆ
ＢＳＥＬは、どのブレーン等式増分が利用のために登録
するかを決める。この機能は、３Ｄタイリングで用いる
。ＰＰ２は、アドレス・サイクル期間中、ＦＢＳＥＬを
送り、新たなＸ位置が２つの可能性のうちの左（小さい
はう）になる。

（画像プロセッサ（ＰＰ２）） 第１１図は、第７図の図形パイプラインで用いた画像プ
ロセッサ（ＰＰ２）の全体的なブロック図である。この
画像プロセッサ（５０）は、多くの機能要素を具えてい
る。ＶＭＥマスタ・インク７、ｚ−ス（１７０）　ニよ
り、ＰＰ２をｖＭＥバスに接続する。これは、また、Ｖ
ＭＥバスに接続されたブート及びデバッグ回路（１７２
）を含んでいる。これの実現は、はとんど従来技術であ
り、本発明と直接関係がない。Ｖ　Ｍ　Ｅマスタ・イン
タフェース（１７０）を介して、Ｖ　Ｍ　Ｅバスにより
通信される情報は、内部画像プロセッサ・バス（ＰＢＵ
Ｓ）（１７４）に転送される。このバスは、ピッＩ・・
スライス・エンジン（１７Ｇ）が用いる主要なデータ・
バスである。ベクトル又はタイリング・アドレス発生器
（ＴＡＧチップ）（１３８）が、ローカル表示バス（５
６）に対してインタフェースをする。ＴＡＧチップ（１
３８）は、変換エンジン（１７８）に接続するように示
している。更に後述する如（、ＰＢＵＳ　（１７４）の
情報を、変換エンジン（１７Ｂ）によって、変換する事
なく、ＴＡＧチップ（１３８）を介してローカル表示バ
スに直接渡すことができる。

第１２Ａ図は、マイクロコード又はビット・スライス・
エンジン（１７６）の好適な実現と、ＰＢＵＳ　（１７
４）を介してのＶＭＥバス・インタフェース（１７０）
と変換エンジン（１７Ｂ）の相互接続の詳細を示す。ビ
ット・スライス・エンジンの一般的な構造及び動作は、
当業者に周知なので、本発明に関係する部分のみ説明す
る。

第１２　Ａ　１　、第１２Ａ２、第１２１３、第１２Ｃ
及び第１２Ｄ図は、第１１図の画像プロセッサのより詳
細なブロック図である。動作を説明すれば、ＶＭＥバス
・インタフェースは、プログラム・カウンタの制御によ
り動作する。このプログラム・カウンタは、実行すべき
表示リスト内の次のインストラクションにポインタを与
える。このプログラム・カウンタに追従して、次に、イ
ンタフェースは、各コマンドをフェッチする。このイン
タフェースか各ワードを処理するにつれ、このインタフ
ェースは、各ワードを回転レジスタ（１８０）に読み込
み、マツプ・オフし、このワードの１バイトをシーケン
サ（１８２）に読み込み、そのワードの残りをデータｒ
スクランチ・パッドＲＡＭ（１８４）に蓄積する。ワー
ドが、移動インストラクションのような画像、コマンド
ならば、このインストラクションは、次の２つの３２ビ
ン１−・ワードがベクトルの第１アドレスのＸ及びＹ座
標であることを伝える。シーケンサにロートされたバイ
トは、ルックアンプ・テーブル内の相対位置をアドレス
指定し、インストラクションの配列は、シーケンサにロ
ードされたバイ１−が制御するジャンプを有する。これ
により、シーケンサは、移動、又はベタ１−ルの第１点
に進むルーチンに分岐ずろ。

移動インストラクションにおけるシーケンサの制御の流
れにより、そのインストラクションは、柊ワｔＱ、Ｖ　
Ｍ　Ｅハス・インタフェースから次の２つのワードを読
出し、シーケンサ内のインストラクションのリストによ
りチェーンを持続し、これらワードを変換エンジン（１
７８）に渡す。これらワードがベクトルの開始点の相対
座標ならば、ビット・スライス・エンジンは、演算１コ
シツク・ユニット（ＡＬＵ）（１８６）にて適当な加算
又は他の減算を実行する。これらワードが、ＡＬＵ処理
を必要としないフォーマットならば、これがベクトルの
第１点であると告げるコマンドにより、これらを直接変
換エンジンに転送する。変換が要求されなければ、変換
エンジンは、ベクトル情報をエンコード用のＴＡＧチッ
プに単に渡す。ベクトルの終点も同様に処理され、ＴＡ
Ｇチップに送られろ。この時、ＴＡＧチップは、エンコ
ードするのに充分なデータを有しており、ベクトルをフ
レーム・バッファ・サブシステムに送る。

ビット・スライス・エンジンは、分配されたＦＩＦＯ制
御を有する単一のパイプ段処理を構成する。この制御は
、ＴＡＧチップ及び変換エンジン内の同１１なＦＩＦＯ
制御により、フレーム・バッファ又はＺバッファから保
持信号を受ければ、処理を遅延できる。１つの下流段、
例えば、フレーム・バッファが処理の遅延に出会うと、
これは、パイプライン内の次の上流の処理に保持信号を
送る。保持信号が除去されるまで、この処理は、更にデ
ータを送るのを停止する。そのＦＩＦＯが一杯になると
、それは、保持信号を次の上流段に送る。この方法にお
いて、中間のＦＩＦＯ段の故に対応するり１゛ノツク・
サイクルの数の後、非保持信号を受けるまで、ビット・
スライスにおける処理は、保持される。

ビット・スライス・エンジンは、フレーム・バッファの
読出し及び書込みに用いるベクトルを処理して、ベクト
ル・ブリット動作を実行する。これは、Ｖ　Ｍ　１７．
からのベクトル用のコマンド（オペコード）及び座標を
得て、変換エンジン用の出力コマンド及びデータを発生
ずるコマンドを実行し、データを更に処理（転送）し、
ＴＡＧチップにデータ及びコマンドを出力して、埋め込
まれたベクトル制御を用いるベクトルを発生する。フレ
ーム・バッファ内のベクトルを読み取るために、ビ・ン
ト・スライス・エンジンは、読出しモード・二１マント
を受け、これをＴＡＧチップに転送して、その後のベク
トル・アドレス情報をフレーム・バッファ・サブシステ
ムに送るために、ＴＡＧチップを読出しモードにする。

しかし、今度は、ＴＡＧチップは、データを送らない。

これは、フレーム・バッファ・データを読み出すように
ロジック回路をイネーブルするので、ベクトルに沿って
蓄積されたピクセルを、ローカル表示バスに沿ってビッ
ト・スライス・エンジン用のＴＡＧチップに読み戻し、
オフ表示メモリに蓄積する。フレーム・ハンファ内に蓄
積されたピクセル・データの全ベクトルが読み出された
後、ベクトル・ブリット動作を用いて、新たなピクセル
・データを、同じベクトルが定義するフレーム・バッフ
ァ位Ｈに３き込める。

第１２Ｂ図は、変換エンジン（１７Ｂ）の詳細と、ロー
カル表示バス（１５６）に対するＴＡＧチンプ（１６２
）によるインタフェースを示す。

変換エンジン（１７８）の構造及び動作は、当該分野に
おいて周知であり、動作は、本発明の状況において、木
質的に透明であり（影ツせず）、この変換を簡単に説明
する。一般に、Ｐバス（１７４）を介して、変換エンジ
ンに入力する。変換コマンドをコマンド・レジスタ（１
９０）に入力し、シーケンサ（１９２）に送る。他のコ
マンド及びデータは、変換が実行すべきものならば、レ
ジスタ（１９４）を介して入力でき、そうでなければ、
このレジスタをバイパスして、内部バス（ＴＢＵＳ）（
１９６）に直接入力する。変換エンジンは、シーケンサ
（１９２）により制御される乗算器（１９３）及び加算
ａ（１９５）を含んでおり、変換を実行する。これらが
変換されなければ、ベクトル座標は、レジスタ（１９４
）を迂回して、ＴＢＵＳのＴＡＧチップ（１３Ｂ）に直
接波される。ベクトルが変換されるべきならば、適当な
変換コマンド（オペコード）は、コマンド・レジスタ（
１９０）に送られ、シーケンサ（１９２）に送られ、従
来方法で変換エンジンの動作を制御し、レジスタ（１９
４）に入力されるベクトル座標を従来形式で変換する。

変換されたベクトル座標をＴＡＧチップ（１３８）に出
力する。

第１２Ｃ及び第１２Ｄ図は、ＴＡＧチップ（１３８）を
より詳細に示す。まず、第１２Ｃ図を参照する。ＴＡＧ
チップは、左側のＴＢｔ、Ｉｓ　（１９６）及び右側の
ローカル表示バス（５６）をインタフェースする。この
図の右側に示した他の入力及び出力ラインは、後述する
第１５図の左側に示した入力及び出力ラインに対応する
。ＴＡＧチップば、制′４’［ｌ＋ステート・マシンを
含んでおり、本発明に関連したその動作は、第１６Ａ１
第１６Ｂ及び第１６Ｃ図を参照して、後述する。このス
テート・マシンは、埋め込まれたベクトル制御情報を発
生ずるアドレス・エンジン（２０２）を制ｆ’ＪＩＩす
る。カラー・レジスタ（２０４）は、フレーム・ハンフ
ァ内に書き込むべきピクセルに関するカラー情報を受け
、リレーする。この情報は、ピクセル値となるピクセル
・データの一部になる。アドレス・エンジンからのアド
レス出力、及びカラー・レジスタからのデータ出力は、
マルチプレクサ（２０６）に入力する。このマルチプレ
クサをステート・マシン（２００）からの制御ラインに
より制御■シて、アドレス及びデータ・ワードをＦｒＦ
ｏ（１４０）を介してローカル表示バスに’ＵｔＲ的に
出力する。ＴＢＵＳは、マルチプレクサ（２０６）に直
接入力され、カラー・レジスタの代わりにベクトル・ブ
リット書込み動作のために選択され、ローカル表示バス
（５６）に出力する。

続出し、９込み、Ｆ　Ｂ　Ｓ　Ｅ　Ｌ、入力レディ（Ｉ
Ｒ）制御ライン（１５２）〜（１５Ｂ）もＦＩＦＯ（１
４０）から同様に出力する。読出し、書込み及びＦＢＳ
ＥＬビットは、ステート・マシン（２００）からＦＩＦ
Ｏに入力する。「入力レディ」を上流にパイプラインし
、出力ＦＩＦＯ（１４０）の非ロードを制御する。ＴＡ
Ｇチップは、入力又は続出しＦＩＦＯ（１４２）も含ん
でおり、このＦＩＦＯを介して、フレーム・バッファか
らの続出しピクセル・データをＴＢＵＳ　（１９６）に
転送する。ステート・マシン（２００）が、「続出し出
力イネーブル」信号を発生ずる。「読出し出力レディ」
信号（１６２）を用いて、ＦＩＦＯ（１４２）のロード
を制御する。「エンプティコライン（１６５）は、ＦＩ
ＦＯ（１４２）が読出すワードを含んでいるかをステー
ト・マシン（２００）に伝える。「読出し入力レディ」
信号ライン（１６４）は、フレーム・バッファ・サブシ
ステムの出力又は続出しＦｔＦＯに保持又は非保持信号
を与える。

第１２Ｄ図において、ＴＡＧチップ・アドレス・エンジ
ン（２０１）は、ＴＢＵＳ　（１９６）をインタフェー
スする入力マルチプレクサ（２１０）を具えている。ア
ドレス・エンジン（２０２）は、プレセンハムのアルゴ
リズム又は同様なベクトル・描画アルゴリズムを実現す
るのに一般的に用いる形式の従来のデジタル微分解析器
によるハードうエア・インプリメンテーションである。

この例としては、１９８７年７月３０日に出願した米国
特許出願第７０９６２９号を参照されたい。アドレス・
エンジンは、一連のレジスタ（２１２）〜（２２４）を
具えて拘り、プレセンハムのアルゴリズムを計算する際
に用いる変数を保持している。

これら変数は、第１６Ａ、第１６Ｂ及び第１６Ｃ図の流
れ図に示す処理にて発生する。これらレジスタの夫々の
出力を２個のマルチプレクサ（２２６）、（２２Ｂ）に
並列に入力し、それらの出力を加算／減算ＡＬＵ（２３
０）に入力する。Ａ　ＬＵ（２３０）の出力をマルチプ
レクサ（２１０）及び読出しカウンタ（２３２）、ピク
セル・カウンタ（２３４）の両方に入力する。゛アドレ
ス・ラッチ（２３６）を介して、Ｘ及びＹアドレスをマ
ルチプレクサ（２０６）（第１２Ｃ図）に入力する。独
力したオクタント・ラッチ（２３８）は、４つの付加ビ
ットを受り、マルチプレクサに出力して、埋め込まれた
ヘクトル制御方向情報を与える。これらビットの２つは
、レジスタ（２２２）、（２２４）の符号ビットであり
、Ｙ輔及びＸ軸における方向に対応する。第３ビツトは
、ＡＬＵ出力の符号であり、メジャー軸として、開始点
から終了点までのベクトルの最大成分（Ｘ又はＹ）を表
す。第４ビツトは、移動フラグ（１１）レジスタ（２４
０）を介してステーｌ−・マシン（２００）から受けた
ためらいビットである。

（フレーム・バッファ制御） 第１３図は、第３図のシステムにおける画像データ蓄積
用の画像データを蓄積するフレーム・バッファ制御回路
のブロック図であり、第１４図は、第１３図に用いるフ
レーム・バッファ制御器の好適な実施例であり、第１５
図は、フレーム・バッファ制御回路の動作を示すブロッ
ク図である。

フレーム・バッファ・サブシステム（５４）及び表示器
（５８）は、図形パイプラインへの高性能接続を行い、
高分解能でフリッカのない表示を与える。ＦＢサブシス
テムの概略的なブロック図を第１３図に示す。単一のピ
クセル（ベクトル）性能をピクセル・ブロック転送動作
に平衡するように設計された柔軟なフレーム・バッファ
制御器により、高いシステム・スループントを得る。こ
のフレーム・バッファの構成により、いくつかのメモリ
・サイクルはメモリの分離したセクションに同時に進む
ので、ランダムな方向のベクトルが、利用可能な最大の
帯域幅に近いメモリに影響を及ぼす。ＶＭＥシステム・
バスとフレーム・バッファとの間には、直接接続がない
。よって、ＣＰ又はＡＥにとって、フレーム・バッファ
が汎用実メモリのように、これらフレーム・バッファと
直接作用する方法がない。その代わり、フレーム・バッ
ファ・インタフェース（２４８）がこの可能性をサポー
トするが、本発明に直接関係がないので、これ以上の説
明を省略する。

好適な実施例は、２個の・１り一ド・セントとして構成
された１２プレーンのフレーム・バッファを用いており
、一方のボードが、フレーム・バ・ソファ・メモリ及び
関連した制御器（ＦＦ３Ｃチツプ）を含んでおり、一方
、他方のボードが、カラー・マツプＲＡＭ、ＤＡＣ１関
連した映像回路（２５０）を含んでいる。タイミング回
路（２５４）を設けて、６０　Ｈｚノンインクレースの
カラー・モニタを駆動するのに適切なタイミング信号を
発生し、また、フレーム・バッファ及び図形パイプライ
ン・サブシステムに必要な総てのタイミング信号を与え
る。

ゲート・アレイ、フレーム・バッファ制御器（ＦＢＣ）
ＩＣ（２６０）が、各４ビツト・ブレーン・フレーム・
バッファ・メモリを制ｊｌｌ　する。

ＦＢＣ（２６０）の１つを第１４図に一般的なブロック
図形式で示す。第１５図は、より詳細な口シック図であ
るが、本発明に適する特徴に限定されており、フレーム
・バッファ・ザブシステムの代わりのインプリメンテー
ションを示している。

ごれらインプリメンテーションを次に説明するが、同様
な要素を同じ参照番号で示す。

ＦＩ３Ｃ（２６０）は、ローカル表示バス（１−ＤＩ３
　）の読出し／書込み用のレジスタ（２６２）、（２６
４）を設けると共に、スクリーン・リフレッシュアドレ
ス発生用のレジスタ（２６６）を設ける。ＦＢＣの常駐
は、小さなＡＬＵ（２６６）であり、フレーム・バッフ
ァ・メモ’ｊ（１３６）から／へのピクセル・データの
動作を実行する。

データ及び制ｆｆｆ［ｌ信号を受けて、フレーム・バッ
ファ制御器から、入力及び出力ＦＩＦＯ（１３０）、（
１３２）によりローカル表示バス（５６）を介して出力
する。ベクトルの開始点用のアドレスを意味する第１ワ
ードをマルチプレクサされたデータ／アドレス・ライン
（１５０）（第１５図）で受けると、Ｘ及びＹアドレス
・カウンタ（２８０）、（２８２）は、第１ワードのＸ
及びＹアドレス部分に含まれたアドレスにセットされる
。バス制御ステー１−・マシン（２Ｆ３６）により制御
されろマルチプレクサ（２８４）は、第１ワードに続く
第２ワード及びそれに続くワードからのピクセル値をデ
ータ・レジスタ（２６４）に入力する。

ステート・マシン（２８６）は、入力及び出力として、
種々の信号ライン（１５１）〜（１６４）（第１５図）
を具えている。ピクセル・データの第２及び続くワード
を受けると、ステート・マシンは、メジャー軸アドレス
・カウンタを増分し、Ｆ　Ｉ３　Ｓ　Ｅ　Ｌがセットさ
れろと、マイナー軸カウンタも増分する。増分されたＸ
及びＹアドレスを対応するピクセル値と共にデータ・レ
ジスタ（２６４）に入力する。

アドレス及びピクセルレイ直データをランチ（２６６）
に渡し、ＮディープＦＩＦＯ（２８１１）に渡す。この
ＦＩＦＯは、ＦＩＦＯ制御器（２９０）により制御され
、その動作の詳細は、１９８５年２月１９日に出願され
た米国特許出願第７０２９８２号（特開昭６１−１９０
３８７号公報に対応）に開示されている。このシステム
の詳細は、本発明と直接関係ないので、詳細な説明を省
略する。

ピクセル・データのアドレス部分により指示されたフレ
ーム・バッファ泣面をアクセスするために従来の回路（
２９２）を含むメモリ・インタフェース・セクションに
ピクセル・データを出力する。ＡＬ［Ｊ（２６８）を含
むデータ出力回路（２９４）は、フレーム・バッファの
アドレス指定された位置にピクセル値を書込む。このデ
ータ回路は、読出し動作が実行されるとき、フレーム・
バッファからピクセル・データが入力されるレジスタ（
２６９）も含んでいる。

第１５図は、ステート・マシンでなく、ハード・ロジッ
クを用いた本発明の上述の状況を実現している。第１５
図に示す多くの機能は、ＬＤＢ構造（ライン（１５０）
〜（１６４））、ＦＩＦＯ３（１３０）、（１３２）、
フレーム・バッファ・メモリ（１３６）及びＸ及びＹア
ドレス・カウンタ（２８０）、（２８２）の如く既に説
明したものである。

オクタント・ラッチ（２７０）は、各ベクトルの第１ア
ドレス・ワード内に送られ埋め込まれたべりトル制？’
［Ｄ　１１７　報を受け、蓄積する。このラッチは、ア
ドレス・カウンタへのＸ及びＹ方向出力を有しており、
これらカウンタが開始点アドレスからカウント・アップ
するか、カウント・り゛ランするかを制御する。メジャ
ー軸ビットは、１組のゲー１．（２７１）、（２７２）
に出力される。これらゲートは、とのカウンタ（メジャ
ー輔カウンタ）が、その後の各「読出し」又は「書込み
」信号（ライン（１５４））に応じて、増分するか（減
分するか）を決める。読出し及び書込み信号を他のＩｍ
のゲー１−（２７３）、（２７／ｌ　）に入力する。こ
れらゲートは、メジャー軸カウンタを増分（又は減分）
するために、各カウンタに出力を与え、ＦＢＳＥＬライ
ン（１５２）がセットされていると、マイラ・−軸カウ
ンタを増分（又は減分）する。「読出し」及び「書込み
Ｊライン（ライン（１５５））の両方がセットされると
、これは、アドレス・サイクルを示し、ロジック（２７
１）〜（２７４）は、「ロード」信号をカウンタに与え
て、祈だなＸ及びＹアドレスを入力する。

データ・レジスタ（２６５）は、第１４図のｌ／レジス
タ２６４）の低位の部分に対応し、「読出し／井書込み
」ラインが「低」にセットされゾこ場合、アトＬ・スが
アト１／ス・カウンタから出力されると、フレーム・バ
ッファ・メモリ（１３６）にピクセルイ直を出力する。

このう・インを、ロジック（２７４）のダ−（！−−ト
（オア・ゲート）段及びレジスタ（２７５）を介してう
・イン（１５６）により制御）■する。このラインが「
高」にセントされると、ピクセル値をフレーム・バッフ
ァから読出し、データ出力ラインを介して出力ＦＩＦＯ
（１３２）に）入る。ゲー１−（２７４）の出力からの
ロ１イクル要求、１ラインは、レジスタ（２７６）を介
して、フ１．・−ム・バッファ開始サイクル制御■に入
力する。

ト用ＦＯ制御■ブ「１ツク（２７８）が、入力及び出力
Ｆ　Ｔ　Ｆ　Ｏの両方を制御する。この動作を支配する
論理式は、以−Ｆの通りである。

ＩＩＪｎｌｏａｄ　＝　ＧＲｅａｄアンドＧＷｒｉｔｅ
オアＧｌ？ｅａｄアンドＤｏｎｅアンドｎｏ　ＬＯＦｕ
　ｌ　ｌオアＧＷｒｉｔｅアンドＤｏｎｅ ＯＬｏａｄ　＝　ＧｌンｅａｄアンドｎｏｔＧＷｒｉｔ
ｅアンドＤｏｎｅアンドｎｏｔＯＦｕｌｌ このブロックは、占込み動作期間中に、入力Ｆ　ＩＦＯ
からのデータの非ロードを制御し、読出し動作期間中に
、出力ＦＩＦＯへのデータのロー１゛を制御する。

（埋め込みベクトル制御処理） 第１６Ａ、第１６Ｉ３及び第１６Ｃ図は、制御ステート
・マシン（２００）及びアドレス・エンジン（２０２）
（第１２Ｃ図）が、埋め込まれたヘクトル制御プロトコ
ル壱実現して、フＬ／−ム・バッファ内のベクトルに沿
ったピクセル・データを書込み又は読出しする処理を示
す。

第１６Ａ図に示す処理部分は、大カー、クトルを受け、
バク１−ル開始及び終了点から、どの軸がメジャー軸で
あり、その開始点からベクｌ−ルのＸ及びＹ成分の方向
（プラス又はマイナス）を決める。

初期点をレジスタＸｏｌｄ及びＹｏｌｄに配置する。

終了１１人を１．−ジスタＸ、Ｙに配置する。これらレ
ジスタを第１２　Ｂ図に示す。第１ステツプは、Ｘｏｌ
ｄ７３びＹｏｌｄデータをラッチし、このヘクｌ−ルの
開始点を定め、開始点アドレスとしてアドレス・ラッチ
（２３６）（第１２Ｄ図）にセーブする。

次に、Ｘ及びＹ軸の各々に沿って、開始及び終了点間の
差を計算して、開始点からの移動の方向の符号を定める
。また、ベクトルＸ及びＹ成分の大きさの差を決め、長
い方の成分軸をメジャー軸として選択する。

第１６Ｂ図に示す次のサブプロセスを進める準備として
、この処理は、左経路及び右経路に分岐する。左経路は
、右経路よりわずかに能率的であり、ベクトルのＸ成分
の大きさがＹ成分以−にの時に選択される。第１６Ａ図
の処理部分の最終ステップは、オクタント・ビット、Ｘ
軸方向、Ｘ軸方向及び’ｌｌ＝　ＩＦ、　シたメジャー
軸をオクタント・ラッチ（２３８）（第１２Ｄ図）にラ
ッチすることであ第１６　Ｂ図において、ベクトルに沿
った次のアドレス位置を決める際に、いずれの経路が選
択されても、ＡＬＵ　（２３０）による次の計算用に、
その経路は、レジスタ（２１２）〜（２２４）内のプレ
センハム・アルゴリズム変数を計算する。

さらに、ヘクＩ−ルの第１ピクセルかあｌとみ出される
か、描画されるかを示ず「移動フラグ」と呼ばれるピッ
ｌ−を、メジャー軸成分用のピクセル及び読出し計数に
加算する。ビンｌ−・スライス・エンジンは、「移動」
オペコードに応して、「移動フラグ」ビットをセットす
る。レジスタ（２１ＩＯ）を介してこのビットをオクタ
ン１−・う・ノチ（２３８）内の第４ビット位置に転送
して、ためらいビ・ンｈとする。第１６Ｂ図の左及び右
経路の残りのステップは、当該分野で既知であるので、
これ以上の説明を省略する。

このサブプロセスの最終ステ・ノブは、開始アドレス及
びオクタント・ランチの内容を送り、デジタル微分解析
２ケ（ＤＤＡ）サブプロセスを開始させ、動作がベクト
ル書込みかベクトル続出し動作かに応じて、処理を分岐
させる。左側の分岐は、Ｄ　Ｄ　Ａを開始させるが、こ
の処理を第１６０図の左側に示す。右の分岐は、動作が
ペクト・ル書込みでなくベクトル読出しであるかの判断
に進む。ベクトル読出しでなければ、この処理は終わり
、ＤＤ　Ａ処理の動作は、ベクトル書込みとして実行さ
れる。それがベクトル続出し動作ならば、この分岐は、
第１６Ｃ図の右側に示す読出し７処理乙こ進む。

第１６　Ｃ図の左側に示したＤＤＡ処理は、動作かヘク
Ｉ・ル書込み又はベクトル読出しかに従う。

木質的には、このザブプロセスは、ブレセンハＪ、のア
ルゴリズノ・を実行して、ベクトルの各連続したピクセ
ルが書き込まれるか、読み出される位置を決めろ、しか
し、まず、これは、「移動フラグ」又はためらいビット
から、現在のべりｌ・ルの開始点に対応して、第１ピク
セルを書込みか読出すかを決める。現在のベクトルが、
前のベクＩ・ルの終点と一致する開始点を有しているな
らば、これを用いて（即ち、セラｌ−Ｌないで）、かか
るピクセルが２回［−１に重ね書きされるか、読み出さ
れるのを防ぐ。第１ピクセルが描画されるが読み出され
るとき、こればセットされない。ベクトルの終点に達す
る（ピクセル計数−ゼロ）まで、ＤＤＡサブプロセスは
、メジャー軸に沿って、各ステップ中、持続する。

動作がベクトル読出しならば、第１６Ｃ図の右側のり′
ブプロセスは、信号ラインをセラ！・するステップを開
始し、第１６Ｃ図の左側のザゾプ１」セスが追跡するベ
クトルに沿って、出力データがフレーム・バッファから
読み出されるように・イネーブルする。次のステップは
、読出しＦ　Ｉ　Ｆ　Ｏがエンプティかを決める。通常
、フレーＪ、・バッファから読出し、ＦＩＦＯに読出す
第１ピクセル値に対して、数ザイクル使う。このザブプ
ロセスば、これが生じるまで、ループする。そｊ７て、
このザブブ［″Ｊセスは、読出しカウンタを減分し１、
売出しＩ・’ＩＦＯから第１ワードを読出し、これをマ
イクロコード・エンジンに送る。次に、ザププ［−１セ
スは、マイク１ココード・エンジンがこのワ〜　ドを受
は入れたかを調べる。そうでなければ、パイプラインの
遅延の場合、号ブプロイ３スは、■ザイクル待ち、再び
試験する。１度ワードが受は入れられると、この処理は
、初めにループし、読出しＦＩＦＯの次のり−１・゛の
存在をチエツクし、シダと出しカウンタを減分し、その
ワードをマイクロコード・エンジンに戻す。ベクトルの
終点に達するまで、これは、このへ、クトルに沿った各
連続したワード用に進む。

そして、このリーブブ１コセスが、読出し出力イネーブ
ルをクリアし、終わる。

通常ベクトル＋：；ｉ画動作（読出しではない）にとっ
て、ＤＤＡ処理は、Ｌ　Ｄ　Ｂ書込みラインをセットし
、１．、　ＩＩ　Ｂデータ・ライン上にピクセル値を出
力する。第１６Ｃ図の左側の処理で決まるように、Ｆ　
Ｂ　Ｓ　ｒＥ　Ｌラインがセット又はセットされず、フ
レー１、・バッファ内にて、どこにピクセル値を蓄積す
るかを決める。これは、メジャー軸に沿った次のステッ
プで蓄積されるか、オクタント・データが指示する方向
にて、メジャー及びマイナー軸の両方に沿ったステップ
に対応する診断ステップにて蓄積される。このピクセル
値は、以前にロードされたカラー・レジスタからやって
くる。

例えば、本発明を用いて、表示器に８角形を描画できる
。８角形の各セグメントを、始点及び終点を有するベク
トルとして定義する。次に各ベクトルを描画するが、第
１ベクトルの開始点から開始して、幾何学図を閉じる最
終ベク（・ルの１．り点まで持続する。８角形の各頂点
にて、次のベクトルの方向を変更する必要に応じて、新
たなオクタント情報を送って、オクタント・ピッ（・の
１つ以１ユを変更する。円も同様に描画できろ。従来方
法では、一連の短い直線セグメントにより円を近似する
のに、各短い直線セグメントの開始にて新たなアドレス
を送った。しかし、本発明では、孤のセグメントを含む
ようにベクトルの定義を拡張して、上述の８角形を基に
して、円を描画できる。孤の傾きの変更が、マイナー軸
方向におけるメジャー軸から０度及び４５度の範囲外に
なるときに、新たなアドレスを送る必要がある。これら
原理を任意の曲線にも拡張できる。

（ベクトル・ブリット・モード） 第１８図において、表示リスト内の８ビツト・オペコー
ドの存在により、ベクトル・ブリット動作が開始し、こ
れにより、マイクロコード・エンジンは、上述のベクト
ル・ブリット書込み又は読出し処理を実行する。コマン
ド構造は、ベクトルに沿ってフレーム・バッファに書き
込まれるピクセルの配列のオフ・スクリーン・メモリ位
置に対する、又はベクトルに沿ってフレーム・バッファ
から読み出したピクセルを蓄積ずべきポインタを含んで
いる。これには、移動、描画又は読出しコマンドの従来
のシーケンサが続き、これにより、書込み又は読出しを
実行すべきベクトルの開始及び終点を定義する。

８角形又は円又は他のベクトル定義図をスクリーン上に
一時的に配置するならば、ベクトルを２回横切る。最初
は、ベクトル・ブリット読出しを実行して、フレーム・
バッファからのベクトルに沿った前のピクセル値をオフ
・スクリーン・メモリにセーブする。次に、ベクトル描
画をベクトルの同じセットに沿って実行し、新たなベク
トル定義図をスクリーン表示用フレーム・バッファ内に
書込む。図が除去又は移動されるとき、ベクトル・ブリ
ット書込み手順を読出して、前に蓄積したデータをフレ
ーム・バッファに再生し、蓄積された図のピクセルを重
ね書きする。これらベクトル・ブリット動作の各々は、
ＴＢＵＳを介して、メイン・メモリ及びフレーム・バッ
ファ間でピクセル値を転送する。各ベクトル・ブリット
動作は、ベクｌ−Ｊし・フ゛リット・モードをｉ冬わら
せるオペコードにより、終了する。

（分布されたＦＩＦＯ制御） 第１７図は、分布されたＦＩＦＯパイプライン構造及び
方法の原理を示す。板上え、パイプ段の処理時間が萱な
る又は変化しても、これは、性能に形容することなく、
パイプラインを容易に拡張できる。これは、第９図に示
すように、パイプ段の間にファースト・イン・ファース
１−・アウト（ＦＩＦＯ）を分布することにより実現さ
れる。

透明ラッチ（３００）、（３０１）を各パイプ段の前段
に付加し、各パイプ段処理（３０２）、（３０４）の入
力にて、１デイープＦＩＦＯとして動作させる。代わり
に、透明ラッチ及びレジスタ（図示せず）を用いて、２
（又はそれ以上の）ディープＦＩＦＯとして動作させる
ことができる。

また、各パイプ段は、出力レジスタ（３０６）、（３０
Ｂ）も具えている。現在の段が、前の、即ち、上流段か
ら送られたデータを受ける準備ができていないとき、Ｆ
ＩＦＯを用いて、このデータを蓄積する。パイプライン
・クロック（ライン（３１２））がクロックする制御レ
ジスタ（３１０）、（３１１）を各段に付加して、次の
保持信号（ライン（３１４））を前の、即ち、上流段に
送る前に１、次の、即ち、下流段（図示せず）から送ら
れた現在の保持（ＩＲ）信号（ライン（３１５））をラ
ッチする。各段にて、制御レジスタに入力された保持信
号とそれ自体の段からのビジィ信号との論理和を取るの
で、下流保持信号（ライン（３１５）　）又はビジィ信
号（ライン（３１７））の一方又は両方がセントされた
時、次の上流保持信号（ライン（３１４））をセラｌ−
する。

便宜上、現在の段（３０１）を段ｒ１として、表してい
る。前の、即ら、上流段（３００）は、丁１−１で示し
、次の、即ち、下流段（３００）は、ｎ＋−１で示す。

パイプ段ｎが次のデータの虫歯ができている限り、それ
は「ビジィｎ」信号（ライン（３１Ｂ））を発生しない
ので、次のクロック・サイクル朋間中、「保持ｎ」信号
をパイプ制御〕Ｉライン（３１４）に送らない。パイプ
段ｎが新ｊ１ニなデータに対して準備ができていないな
らば、この段は、「ビジィｎ」信号を発生ずる。「ビジ
ィｎＪ信号をクロック・サイクルの終わりにて、レジス
タｎにラッチし、ライン（３１４）に「保持ｎ」信号を
発生する。「保持ｎＪ倍信号存在により、ラッチｎ（３
０１）は、前のクロック・サイクルからのデータ及びパ
イプ段ｎ−１（３０２）の信号を保持でき、「保持ｎ」
信剥がなくなるまで、現在のデータを送り続ける。デー
タをラッチし、保持信号を転送する処理がパイプライン
を進み続けるので、「保持ｎ」信号の存在により、次の
クロック・サイクル期間中、「保持ｎ−１」信号ｈ＜ラ
イン（３１３）上に発生される。事実、保持信号は、デ
ータと逆方向に、パイプラインする。

本発明の好適な実施例について説明したが、本発明の要
旨を逸脱することなく種六の変更が可能である。

〔発明の効果〕

上述の如く本発明によれば、ピクセル・データを発生ず
ると共に、フレーム・バッファとの間でこのピクセル・
データを伝送する改良されたアーキテクチャ及び通信プ
ロトコルを用いたマスク走査表示装置４及び図形データ
転送方法が提供できる。

また、オフ・スクリーン（オフ表示）メモリを設けてい
るので、カーソルやアイコン、またカーソルの下の画像
のピクセルをこのオフ・スクリーン・メモリに蓄積して
おくことができる。よって、フレーム・バッファとこの
オフ・スクリーン・メモリとの間でベクトル・ブリット
等により、効率的にセーブ／再生ができる。さらに、図
形データを転送する際のパイプラインには、ＦＩＦＯが
設けられているので、各パイプ段の動作速度の違いを吸
収できる。よって、高速なパイプラインを容易に利用で
きる。

【図面の簡単な説明】

第１図は、本発明を用いた図形システムのａ能ブロック
図である。 第２図は、第１図に示したアプリケーション・システム
のソフトウェア・アーキテクチャの機能ブロック図であ
る。 第３図は、第１図に示した表示システムの機能ブロック
図である。 第４図は、第３図に示した表示システムの好適な物理的
インプリメンテ−シー、ｌンのブロック図である。 第５図は、第４図に示した制御プロセスのブロック図で
ある。 第６図は、第３図に示した図形パイプラインのデータ流
れ図である。 第７図は、図形パイプラインの構造の２つの例の前略化
したブロック図である。 第８図は、第７図の図形パイプラインに用いるＺバッフ
ァの高レベルなブロック図である。 第９図は、第７図の図形パイプラインのローカル表示パ
ス部分のより詳細なブロック図である。 第１０Ａ〜第１０Ｆ図は、ローカル表示バスによる読出
し及び書込み動作例のタイミング図である。 第１１図は、第７図の図形パイプラインに用いる画像プ
ロセッサ（ＰＰ２）の全体的なブロック図である。 第１２Ａ１、第１２Ａ２、第１２Ｂ、第１２Ｃ及び第１
２Ｄ図は、第１１図の画像プロセッサのより詳細なブロ
ック図である。 第１３図は、第３図のシステムに蓄積された画像データ
用のフレーム・バッファ制御回路の全体的なブロック図
である。 第１４図は、第１３図の回路に用いているフレーム・バ
ッファ制御器の好適なインプリメンテーションのより詳
細なブロック図である。 第１５図は、フレーム・バッファ制御回路の動作を示す
ブロック図である。 第１６Ａ、第１６Ｂ及び第１６Ｃ図は、第１２Ｃ図のプ
ロセッサの動作の処理を示す流れ図である。 第１７図は、第８及び第１５図の回路に用いた分布ＦＩ
ＦＯ処理のより詳細なブロック図である。 第１８図は、インストラクシジン処理を示す図である。 図において、（２２）は図形データ発生手段、（３４）
は図形パイプライン、（５０）は処理手段、（５４）は
フレーム・バッファ、（５８）はマスク走査表示手段で
ある。

Claims (1)

1. 【特許請求の範囲】 １、表示画像を定義する図形コマンドを発生する図形デ
   ータ発生手段と、 図形データを表示するラスタ走査表示手段と、アドレス
   及び各ピクセルの値を含むピクセル・データに上記図形
   コマンドを変換する処理手段と、 上記ピクセル・データを蓄積し、該ピクセル・データを
   上記表示手段に出力するフレーム・バッファ手段と、 上記処理手段からのピクセル・データを上記フレーム・
   バッファ内に蓄積するように制御するフレーム・バッフ
   ァ制御手段と、 図形画像の一部を蓄積するオフ表示メモリ手段と、 上記フレーム・バッファ手段からのピクセル・データを
   読出し、ベクトルで決まる上記フレーム・バッファ・ア
   ドレスに応じて、上記ピクセル・データを上記オフ表示
   メモリ手段に蓄積する手段とを具えることを特徴とする
   ラスタ走査表示装置。 ２、各ピクセルのアドレス及び値を含むピクセル・デー
   タ形式の図形データを、画像プロセッサ及びラスタ走査
   表示用フレーム・バッファ間で転送する方法において、 バスに沿ったパイプラインにおける一連の連続したパイ
   プ段として、処理手段及びフレーム・バッファ手段を構
   成し、 各パイプ段にて、ファースト・イン・ファースト・アウ
   ト手段を設け、クロック信号に応じて、上流パイプ段か
   ら下流パイプ段にピクセル・データを転送し、 クロック信号及び上記下流パイプ段からの保持信号によ
   り各パイプ段を制御し、上記保持信号がなくなるまで上
   記パイプ段の動作を保持し、上記下流パイプ段から上記
   上流パイプ段へ保持信号を転送し、各上流パイプ段保持
   信号を上記クロック信号により制御し、上記下流パイプ
   段からの保持信号及び上記上流パイプ段からのビジィ信
   号との論理和を求め、 対応する上記パイプ段保持信号により上記各上流パイプ
   段のファースト・イン・ファースト・アウト手段を制御
   することを特徴とする図形データ転送方法。