JPH01129618A - オートチューナ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は短波帯無線送信機とアンテナ間に接続しアンテ
ナと送受信機の整合をコンビーータで制御したリレーで
コイルとコンデンサを切換えて行うアンテナ同調回路に
関する。

〔従来の技術〕

従来技術のオートチューナ方式にはモータ駆動で可変コ
ンデンサを調整するものとリレーによシコイルのタップ
およびコンデンサを切換て整合する構造のものとがある
。第５図は従来のリレー切換によるオートチューナのブ
ロック図であｐ１第５図について説明する。電力増幅器
１１、切換固体スイッチ１２，１３はタップ付コイル、
１５゜１７は切換固体スイッチ、出力検出回路１４、制
御部１９、同調コンデンサ１６．１８によって構成され
る。

送信機の変調信号は入力端子ＩＮよｐ入力され搬送波を
電力増幅し所定の電力まで増幅する。増幅された搬送波
はタッグ付コイル１３及び同調コンデンサ１６．１８に
よって形成されるπ型整合回路で整合され出力端子ＯＵ
Ｔに接続した空中線（図示せず）に能率よく送シ込まれ
る。

〔発明が解決しようとする問題点〕 従来技術のチー−す同調では直列コンデンサ、またはコ
イル、並列のコイルまたはコンデンサを変化させて整合
する際にＳＷＲを最終整合点の基準としているが、例え
ば第６図に示すＳＷＲ１：　１．５以内を整合点と定め
た場合整合に入る前に１：１．５の近くからスタートす
る時やその近くまでに達しながらアンテナとの組合せに
よシ整合がＳＷＲ１：１、５以内に達せず整合不可とな
る場合が屡々起っている。通常送信機とアンテナの整合
はＳＷＲ１：２以下であれば支障が少く運用できる。Ｓ
ＷＲ１：１．５〜２の間の整合点に活用しようとしたの
が、本発明の２段階ＳＷＲ検出システムがある。

〔問題点を解決するための手段〕

チューナの整合点をＳＷＲ１：　１．５以下にするのを
通常の整合動作としていると、アンテナの組合せチー−
すの内部のコイルとコンデンサの組合せ切換のステップ
幅等によシ目標整合点（第２段階条件）の近くに達しな
がら整合不可になる場合を拾い上げて整合動作の範囲の
拡大を図った。

又整合完了時に周波数情報と共にリレーのデータをメモ
リして次の整合要求のあったときは、まずメモリーのデ
ータを先にリレーに設定してＳＷＲを検出し、第２段階
条件以内ならば、即整合終了とし動作時間の短縮が可能
となった。具体的にはチー〜すの整合点はＳＷＲ検出回
路のＳＷＲ値で判定し、ＳＷＲ検出出力は整合動作状態
で２段階に分けてメモリーと整合動作を並行実施する手
段を有し、その整合で第２段階の整合条件が満されない
ときは、第１段階の整合条件のデータを使用してテ晶−
すを設定でき、整合動作が終了した場合、第１段階、第
２段階条件以内は周波数情報と共にメモリされる手段を
備え、再度整合動作の要求があるとその周波数情報のメ
モリを捜し該当するメモリがあればリレーの設定をして
ＳＷＲを検出し、それが第２段階のものであれば整合終
了とする。−１′た同じく要求のあったときに周波数情
報でリレーの設定をしてＳＷＲを検出し、それが第１段
階のものでちれば再度整合動作を開始する手段を有し、
メモリ呼出要求のあった時は周波数情報のメモリ捜し出
し該当するデータをリレーに設定する（この場合第１第
２段階の区別は付けない）手段を具備した構成である。

〔実施例〕

第１図は本発明の実施例を示したオートチューナのブロ
ック図である。第１図について説明する。

図中コントローラ部１はスタートｓｗがＯＮされると送
信機ジのＰＴＴ　、　ＡＬＣをＯＮにしＲＦ比出力ＡＬ
Ｃで規定の出力に制限してチー−す部に送出する。

同時に制御信号を送出してチー一部のリレー１゜リレー
２をＢ側に切換えて整合動作をスタートさせる。ＲＦ比
出力リレー１を通ｊ５　ＡＴＴで減衰して検出回路５に
入シ整合のため必要なＳＷＲ！Ｊアクタンス、インピー
ダンスの情報を発生させる。各情報はそれぞれ判定回路
を経由してＣＰＵ　４に入力される。ＣＰＵ　４は各情
報によｐリレーｌ、リレー２を駆動して整合動作を進め
ていくが、このオートチューナはコントローラ部とチー
−す部で構成されておジブロック図に従って個々に説明
する。

コントローラ部を第２図によシ説明する。

ａ）　　ＡＬＣ出力、ＰＴＴ出力 ＡＬＣは送信電力を方向性結合器の出力を検波したマイ
ナスＤＣｉ［圧ヲＶＲ２０１、テエーニング田方・（６
） レベル調整ＶＲで分圧して得ている。このＲＦ高出力チ
ーーユング時にレベル調整もさｎて常に１０Ｗ±２Ｗに
保持される。このＡＬＣ出力はＰＴＴ出力と共にテエー
ニング時と送信スイッチを入れた時にＯＮされる。

ｂ）ＲＦレベル検出 ＡＬＣ出力と同様に入力された信号Ｄ２０５で検波され
プラスのＤＣ電圧を得ている。このＤＣ出力は分圧して
Ｑ２０２の２組のコン／４’レータに加えられ、ＲＦ出
力ＯＷ〜６ＷでＴＰ５はＬｏ　、　ＴＰ４はＨｌであり
、６Ｗ〜１４ＷでＴＰ５はＨｌ　、　ＴＰ４はＨｌとな
シ、１４Ｗ以上でＴＰ５はＨｉ　、　ＴＰ４はＬｏとな
る。

この出力は後述の５ＴＡＲＴスイツチ、　ＴＨＲＵスイ
ッチが押されたとき動作を決定する入力情報となる。

Ｃ）異常ＳＷＲ検出および丁ＸＩＮＨ ８ｗＲ検出回路はＡＬＣ出力と同様に方向性結合器の出
力をＤ２０１．Ｄ２０２で検波した発射波のマイナス電
圧をＱ２０１のドレインに加え、また、Ｄ２０２゜Ｄ２
０４で検波した進行波のマイナス電圧をＱ２０１のダー
トに加えている。

このＱ２０１は反射渡分と進行渡分のＤＣ電圧を平均化
してＱ２０３に加えＲＦライン上のＳＷＲが１：４〜１
ニア以上になると’ｒｐ５がＬｏになｐ　ＣＰＵに異常
を仰らせる。ＣＰＵはＱ２１０を通してＲＥＡＤＹＬＥ
ＤとＱ２１１を通してＴＨＲＵ　ＬＥＤに点滅信号を出
して異常表示をすると同時にＱ２０３を通してＴｘ　Ｉ
Ｎ＋−（に出力する。ＣＰＵはＲＦ高出力ＯＦＦとなｆ
ｉ　ＴＰ５がＬｏになると７リアルデータをスルーにし
てチューナに送出しＴＨＲＵ　ＬＥＤを点灯してＳ　Ｔ
ＯＰ状態となる。

ｅ）　　ＦＲＥＱ　ＤＡＴＡ 送信機よシの周波数値はＱ２０４を介して反転してＣＰ
Ｕに入力される。この際ＣＰＵは４ｂｉｔ７″−タで９
以上のデータが入力されるとスタート信号。

メモリコール信号、メモリリセット信号を送出できずし
たがってチューナも動作しない。

ｆ）　　５ＴＡＲＴスイツチ ５ＴＡＲＴスイツチはＱ２１２フリップ７０ッグ回路を
介してＣＰＵに接続されておシ、スイッチを押すとフリ
ップフロップ回路が動作してＣＰＵがスタート動作を開
始する。ＣＰＵがスタート動作をするとＡＬＣとＰＴＴ
をＯＮにしてその端子に接続したトランシーバを送信に
する。このＲＦ高出力ＲＦ　ＩＮ端子に加えられるとＲ
Ｆ出力レベルが６Ｗ〜１４Ｗの範囲にあるとＴＰ３及び
ＴＰ４はＨｌにな９、ＣＰＵ　Ｋ入力されてスタート信
号をシリアルデータにしてチューナに送出しＲＥＡＤＹ
点滅にする。また、ＲＦ出力レベルが少＜　ＴＰ５がＬ
ｏ時はメモリリコール信号をシリアルデータにして送出
する。ただしＴＰ４がＬｏＯ時は何も動作せずに５ＴＯ
Ｐに入る。

ｇ）ＴＨＲＵスイッチ ＴＨＲＵスイッチはＱ２１２のフリップフロップ回路を
介してＣＰＵに接続されてお９、ＴＨＲＵスイッチを押
すとＴＩ（ＲＵ動作を始める、このときＲＦ出カレベル
が６Ｗ以上あってＴＰ３がＨｉになっているとＲＦ大入
力あるので何もせず５ＴＯＰに入るＴＰ５がＬｏならば
ＴＨＲＵ信号をシリアルデータにしてチューナに送出し
５ＴＯＰに入る。

ｈ）　　Ｍ　ＲＥＳＥＴ Ｍ　ＲＥＳＥＴスイッチはＣＰＵ　Ｋ直接接続されてお
シ、このＭ　ＲＥＳＥＴスイッチを押すと周波数データ
を読込んでＭ　ＲＥＳＥＴ信号をシリアルデータにして
チューナに出して５ＴＯＰに入る。

ｌ）シリアルデータ シリアルデータの入出力はＣＰＵからＱ２０９を介して
チーーナヘ出入力される。

ｊ）　　ＣＰＵおよびリセット回路 Ｑ２０８ＣＰＵは電源投入時か各スイッチが押された時
のみ作動する。Ｑ２０６．Ｑ２０７はＣＰＵのリセット
用の７−ミツト回路である。

チー−す部を第３図について説明する。

ｋ）　　ＡＴＴ コントローラよジスタート信号が入るとＲＬ　１０１　
。

Ｒｕ２Ｏ３はＡＴ’Ｔおよび検出機側にＯＮされＲＦ高
出力ＡＴＴを介してφ、　ｌｚｌ　、　ＳＷＲ１、ＳＷ
Ｒ２、５ＷＲ３の各検出回路に接続されておシ、チーー
ニング終了時とＴＨＲＵ信号が送られた時ＲＬＩＯＩ　
、　Ｒｕ２Ｏ３はＴＨＲＵ回路とな、ｊｌｌ　ＡＴＴ及
び各検出回路は開放される。

ｔ）　　ｓｗＲ検出回路 Ｓ■検出はチー一二ンダスタートすると整合回路からの
反射波をＳＷＲ１、ＳＷＲ２、２段階レベルに分けてＣ
ＰＵに入力する。

ｍ）　　１ｚ１検出 ＩＺＩ検出は整合回路のインピーダンスを検知して基準
値より大きいか小さいかをＣＰＵに入力する。

ｆｉ）φ検出 φ検出は整合回路のりアクタンスが誘導性か容量性かｔ
−判定してＣＰＵに入力する。

ｏ）　　ＰＷＲ検出 ＰＷＲ検出はチューニング用にＲＦ比出力検出してＣＰ
Ｕに入力し、このＲＦ比出力なくなるとテーーニング動
作は停止する。

ｐ）回路選択 ＲＬ１０３　ＲＬ１０４は並列コイル回路のチューニン
グ用であシ指示信号は各検出器の信号をＣＰＵが判断し
て行う。ＲＬ１０１〜ＲＬ１０４をＯＦＦにし、ＬＯＤ
ＩＮＧコイルＬ１０７〜Ｌ１１１のリレーをＯＮにする
とＲＦ　ＩＮからＡＮＴ端子までＴＨＲＵ状態になる。

ｑ）直列コンデンサ回路 直列コンデンサ回路は０１０１〜Ｃ１０７のコンデンサ
とそれを切換える７個のリレーで形成されＣＰＵ出力で
選択される。

ｒ）並列コイル回路 並列コイル回路はＬＩＯＩ〜Ｌ１０６のコイルと切換用
の６個のリレーでなシたってお、９　ＣＰＵにより制御
される。

ｓ）　　ＬＯＤＩＮＧ　ＣｏＬＤ回路 ＬＯＤＩＮＧ　ＣｏＬＤ回路はＬ１０７〜Ｌ１１１のコ
イルと切換リレー５個よりな）、通常１０　ＭＨｚ以下
で使われる。

ｔ）　リレードライブ回路 前記の各リレーはＣＰＵの出力によりＱ１０９〜Ｑ　１
１１　ＲＥＲＡＹ　ＤＲＩＶＥの出力で作動する。

Ｕ）シリアルデータ シリアルデータはＱ　１０７　ＢＵＦＦＥＲを介してＣ
ＰＵとコントローラとで送受される。ＣＰＵはスルー、
メモリ、リコールの各信号を受信すると即ち同じ信号を
送シ返見す。

Ｖ）アンテナ電流出力 ＡＮＴ電流出力はアンテナ端子直前に配設したＤ　Ｉ　
２１　ＡＮＴ　ＣＵＲＲＥＮＴ検出で出力されコントロ
ーラに送出する。

ｗ）　　ＣＰＵ Ｑ１０４ＣＰＵは電源ＯＦＦ時はバックアップ電池によ
シチーーニングしてメモリしたデータを保持する。

Ｘ）リセット回路 Ｑ１０５．Ｑ１０６はリセットとメモリ保持するための
シーミツト回路である。

上述の如くブロック毎に説明したが総合的には第１図の
ブロック図と第４図の７０−テヤートによシ説明する。

このフローチャートはＣＰＵ　４のプログラムの働きの
一部で本発明の中核をなすものである。整合動作を開始
したＣＰＵ　４はまず以前に整合動作を完了してメモリ
されたデータとスタートの設定周波数が同一であると判
定すればリレー１．リレー２をＢ側に切換え検出回路を
動作させＳＷ値を確認する。その値がＳＷＲ１，５以下
であればそのままのリレー出力で整合動作は終了する。

次にメモリのない場合リレー１．リレー２をセットして
ＳＷＲ２の判定をする、もしＳＷＲ２のデータがあれば
それを一部セーブ（メモリーの一種）し、次の５ＷＲ１
，５の判定を行い整合を進める。整合動作が最後までＳ
ＷＲ１，５の判定が得られない場合にはさきにセーブし
たＳＷＲ２のデータでリレー出力しそのデータをメモリ
して終了する。次に再び周波数データで整合動作を開始
したときは、先のＳＷＲ２のメモリが検索されリレーに
出力されるがＳＷＲが１．５と判定されなければ通常の
整合動作と同じ様に５ＷＲ２のデータをセーブして整合
動作を進め、もし５ＷＲ１，５の判定が得られれば新た
なデータとしてリレー出力しそのデータをメモリして終
了する。５ＷＲ１，５の判定が得られなければ再びＳＷ
Ｒ２のデータがメモリされて終了する。次にメモリリコ
ールの要求がコントローラよシめったとき、要求された
周波数データでメモリを検索し同一周波数データのメモ
リがあればそのデータでリレー出力する。

この場合は整合動作をしないのでＳｗＲの判定は行わず
従ってＳＷＲ１，５ＳＷＲ２にかかわシなくリレーはセ
ットされる。ＣＰＵはリレーセットが終るとコントロー
ラ部へ終了信号を送シコントローラはそれを受けてＰＴ
Ｔ　、　ＡＬＣをＯＦＦにする。その後チ−ナ部はリレ
ー１．リレー２をＡ側にして整合動作を完了にする。こ
れで送受信機は通常の運用が可能となる。

〔発明の効果〕

本発明によシ整合動作を行ったとき第２段階で整合の取
れる場合はより良いデータでチューナの設定ができるし
、その逆に第２段階の整合が取れなかった場合でも第１
段階でのデータでチー−すの設定がされるので整合不可
の場合が少くなる。

更に同じ周波数情報で再度整合要求のあった時はメモリ
の呼び出し即ちリレーを設定しＳＷＲが第２段階になっ
ていれば終了とし、それが第１段階のものであれば再度
第２段階を求めて整合動作に入っていく。このためメモ
リの内容はチエツクを受け、より良いデータがメモリさ
れ整合時間の短縮にもなる。上述した諸段階を更に進め
れば使用する周波数範囲で第１段階、第２段階を問わず
整合が取れると周波数データと共にメモリされ、メモリ
呼出要求があればメモリの内容でチー−すの設定を行い
、整合動作をしないで（整合のための電七波は輻射しな
い）運用可能となシ実用上の効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例を示すオートチューナのブロ
ック図、第２図は本発明のコントローラ部の詳細なブロ
ック図、第３図は本発明のチー−部の詳細なブロック図
、第４図本発明のフローチャート、第５図は従来のアン
テナ同調のブロック図、第６図はＳＷＲの段階を表わす
図、第７図はＴＰ３．　ＴＰ４のレベル比較図である。 １・・・コントローラ部、２・・・チー−す部、３・・
・送受信機、４・・・ＣＰＵ、５・・・検出回路、６・
・・整合回路、１１・・・電力増幅器、１２・・・切換
固体スイッチ、１３・・・タップ付コイル、１４・・・
出力検出回路、１５．１７・・・切換固体スイッチ、１
６．１８・・・コンデンサ、１９・・・ＣＰＵ　。 牢　よ　徳 璽

Claims (1)

1. 【特許請求の範囲】 １、リレー式オートチューナにおいて、整合点決定する
   ための２段階の敷居値を持つＳＷＲ検出器を備え、整合
   動作中に第１段階の検出を得たときその検出データを保
   持したまま整合動作を続ける手段と、整合動作完了時に
   第２段階の検出データがないときは第１段階の検出デー
   タをリレーに設定する手段と、整合動作が完了したとき
   第２段階の検出データが得られたときは第２段階の検出
   データをリレーに設定する手段とを具備することを特徴
   とするオートチューナ。 ２、整合動作が得られたリレー設定のデータをメモリす
   る機能を備え、第１項記載のリレーを設定したデータは
   そのときの周波数情報と共にメモリされる手段と、次の
   整合動作要求のあった場合にその周波数情報のメモリを
   捜し該当するメモリがあれば読出しリレーデータでリレ
   ーを設定しＳＷＲを検出する手段と、前記ＳＷＲが第１
   項記載の第２段階の検出があれば整合を完結する手段と
   、別の整合要求があった場合にそのＳＷＲの検出が第１
   段階の検出であれば整合動作を開始する手段とを有する
   ことを特徴とする特許請求の範囲第１項記載のオートチ
   ューナ。 ３、メモリ呼出要求のある時第２項記載のリレーデータ
   がメモリに保持されているとき、メモリ呼出要求の中の
   周波数情報のメモリを捜し出し、そのメモリのリレーデ
   ータでリレーを設定しＳＷＲ検出を行わずメモリ呼出完
   了とする手段を具備することを特徴とする特許請求の範
   囲第１項記載のオートチユーナ。