JPH01132142A - 半導体装置のパツケージ構造 - Google Patents
半導体装置のパツケージ構造Info
- Publication number
- JPH01132142A JPH01132142A JP63036025A JP3602588A JPH01132142A JP H01132142 A JPH01132142 A JP H01132142A JP 63036025 A JP63036025 A JP 63036025A JP 3602588 A JP3602588 A JP 3602588A JP H01132142 A JPH01132142 A JP H01132142A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- hole
- flange
- metal cap
- tape
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/701—Tape-automated bond [TAB] connectors
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテープキャリア・ボンディング方式によって半
導体チップが接合された半導体装置のパッケージ構造に
関するものである。
導体チップが接合された半導体装置のパッケージ構造に
関するものである。
一般に、テープキャリア轡ボンディング方式（以下ＴＡ
Ｂ方式という）に裏面電位を必要とする半導体チップを
用いる場合には、基板上の配線に半導体チップの裏面を
接着し、その配線と半導体チップの表面端子とをリード
配線を介して接続することにより半導体チップの裏面電
位を得ていた。
Ｂ方式という）に裏面電位を必要とする半導体チップを
用いる場合には、基板上の配線に半導体チップの裏面を
接着し、その配線と半導体チップの表面端子とをリード
配線を介して接続することにより半導体チップの裏面電
位を得ていた。
第７図はＴＡＢ方弐によってテープ基材に半導体チップ
が固着された状態を示す斜視図、第８図は半導体チップ
が基板に実装された状態を示す側断面図である。これら
の図において、符号１は表面に突起電極２が形成された
半導体チップ・ ３はテープ基材で、仁のテープ基材３
には半導体チップ１を臨む開口部３ａと、後述する半導
゛体チップ１の切り離し工程でテープ基材３から半導体
チップ１を切断する位置となるアクタ−リード孔３ｂと
が設けられると共に、インナーリード４ａおよびアウタ
ーリード４ｂからなるリード配線４が貼着されている。
が固着された状態を示す斜視図、第８図は半導体チップ
が基板に実装された状態を示す側断面図である。これら
の図において、符号１は表面に突起電極２が形成された
半導体チップ・ ３はテープ基材で、仁のテープ基材３
には半導体チップ１を臨む開口部３ａと、後述する半導
゛体チップ１の切り離し工程でテープ基材３から半導体
チップ１を切断する位置となるアクタ−リード孔３ｂと
が設けられると共に、インナーリード４ａおよびアウタ
ーリード４ｂからなるリード配線４が貼着されている。
すなわち、半導体テップ１はＴＡＲ方式におけるインナ
ーリードポンディング工程によって前記インナーリード
４ａに突起電極２がボンディングツール等によって熱圧
着されることによシテープ基材３に固着されている。な
お、突起電極２は半導体チップ１に形成される他、イン
ナーリード４ａに形成されるものもある。５は半導体テ
ップ１をテープ基材３に固定すると共に保護するための
封［ト、樹脂、６は半導体装置と他の回路を接続するた
めの基板で、この基板６上には前記アウターリード４ｂ
が接合される基板配線７ｍおよび半導体チップ１の裏面
が接着される基板配線ｒｂが設けられている。８は半導
体テップ１の裏面と基板配線γｂを接着するダイスボン
ディング材、９は外装樹脂である。
ーリードポンディング工程によって前記インナーリード
４ａに突起電極２がボンディングツール等によって熱圧
着されることによシテープ基材３に固着されている。な
お、突起電極２は半導体チップ１に形成される他、イン
ナーリード４ａに形成されるものもある。５は半導体テ
ップ１をテープ基材３に固定すると共に保護するための
封［ト、樹脂、６は半導体装置と他の回路を接続するた
めの基板で、この基板６上には前記アウターリード４ｂ
が接合される基板配線７ｍおよび半導体チップ１の裏面
が接着される基板配線ｒｂが設けられている。８は半導
体テップ１の裏面と基板配線γｂを接着するダイスボン
ディング材、９は外装樹脂である。
したがって、テープ基材３に固着された半導体テップ１
はテープ基材３におけるアウターリード孔３ｂからアク
タ−リード４ｂ と共に所定寸法に打ち抜かれ、次いで
基板配線７ａおよび７ｂにアウターリード４ｂの切断端
および半導体テップ１の裏面が接合され、外装樹脂９に
よって固定さｎる。この際、半導体チップの裏面は基板
配線１ｂおよび図示しないリード配線を介し°Ｃ突起電
極２に接続されている。
はテープ基材３におけるアウターリード孔３ｂからアク
タ−リード４ｂ と共に所定寸法に打ち抜かれ、次いで
基板配線７ａおよび７ｂにアウターリード４ｂの切断端
および半導体テップ１の裏面が接合され、外装樹脂９に
よって固定さｎる。この際、半導体チップの裏面は基板
配線１ｂおよび図示しないリード配線を介し°Ｃ突起電
極２に接続されている。
しかるに、このように構成された従来の半導体装置にお
いては、半導体テップ１を最終的に基板６に接合させて
からでないと半導体テップ１の裏面と突起電極２が接続
されないので、インナーリードポンディング後の動作の
確認ができなかった。
いては、半導体テップ１を最終的に基板６に接合させて
からでないと半導体テップ１の裏面と突起電極２が接続
されないので、インナーリードポンディング後の動作の
確認ができなかった。
このため、半導体テップ１とインナーリード４ｍとの接
合不良を起こした半導体チップ１および封止樹脂５によ
シ欠陥が生じ死生導体チップ１などのバーンインが不可
能であシ、製品としての歩留が落ちることとなる。また
、上記のような不良半導体テップの接合された基板６ａ
全て無駄になってしまうという問題もあった。
合不良を起こした半導体チップ１および封止樹脂５によ
シ欠陥が生じ死生導体チップ１などのバーンインが不可
能であシ、製品としての歩留が落ちることとなる。また
、上記のような不良半導体テップの接合された基板６ａ
全て無駄になってしまうという問題もあった。
本発明に係る半導体装置のパッケージ構造は、金属キャ
ップの開口縁に穴が形成されたフランジを設け、この金
属キャラ７の内側底面に前記半導体チップの裏面を接電
すると共に１前記２ランジの穴およびこの穴と対応する
ようテープく形成された開口部内に導電性接着材を充填
し、半導体チップの表面電極に接続さｎｆｃ裏面電位接
続用リードと金属キャップのフランジとを接続したもの
である。
ップの開口縁に穴が形成されたフランジを設け、この金
属キャラ７の内側底面に前記半導体チップの裏面を接電
すると共に１前記２ランジの穴およびこの穴と対応する
ようテープく形成された開口部内に導電性接着材を充填
し、半導体チップの表面電極に接続さｎｆｃ裏面電位接
続用リードと金属キャップのフランジとを接続したもの
である。
ま九、本発明の別の発明に係る半導体装置のパッケージ
構造においては、金属キャップの開口縁に穴が形成され
たフランジを設け、この穴と対応する配線パターンをキ
ャリアテープの裏面に設けかつ半導体テップの表面電極
に接続された裏面電位接続用リードにスルーホールを介
して連結し、前記金橋キャップの内側底面に半導体チッ
プの裏面を接着すると共に１前記フランジの穴内に導電
性接着材を充填し１前記配線パターンと金属キャップの
フランジとを接続したものである。
構造においては、金属キャップの開口縁に穴が形成され
たフランジを設け、この穴と対応する配線パターンをキ
ャリアテープの裏面に設けかつ半導体テップの表面電極
に接続された裏面電位接続用リードにスルーホールを介
して連結し、前記金橋キャップの内側底面に半導体チッ
プの裏面を接着すると共に１前記フランジの穴内に導電
性接着材を充填し１前記配線パターンと金属キャップの
フランジとを接続したものである。
Ｎ％導電性接着材金属中ヤツプのフランジと裏面電位接
続用リードとを接着し１、半導体チップの裏面と表面電
極とが接続される。
続用リードとを接着し１、半導体チップの裏面と表面電
極とが接続される。
また、この発明の別の発明においては、導電性接着材が
金属キャップのフランジと配線パターンとを接着し、半
導体チップの裏面と表面電極とが接続される。
金属キャップのフランジと配線パターンとを接着し、半
導体チップの裏面と表面電極とが接続される。
「実施例〕
以下、その構成等を図に示す実施例によ〕詳細に説明す
る。第１図は本実施例における半導体装置のパッケージ
構造を示す正面図、第２図はその側断面図、第３図は金
属キャップの平面図、第４図はＴＡＲ方弐によシ本発明
に係るテープ基材に半導体チップが固着された状態を示
す斜視図、第５図はテープ基材の拡大図である。これら
の図において前記第７図および第８図と同等、もしくは
同一部材については同一符号を付し、ここにおいて詳細
な説明は省略する。これらの図において、１１ｈ半導体
チップの裏面と後述する裏面電極用リードとを接続する
金属キャップで、この金属キャップ１１はその開口縁に
フランジ１１ａが形成されており、さらに後述する裏面
電極用リードと対応する位置に透孔１１ｂが穿設されて
いる。１２は裏面電極用リードで、この裏面電極用リー
ド１２は接着部１２ａ ｔ−肩し、前記リード配線４と
同様にテープ基材３上に貼着され、その一端は前記半導
体テップ１の突起電極２に接続されている。１３は前記
テープ基材３における前記裏面電極用リード１２の接着
部１２ａと対応する位＆に設けられたテープ開口部で、
その開口寸法は前記接着部１２鳳の寸法より小さくなる
よう形成されている。
る。第１図は本実施例における半導体装置のパッケージ
構造を示す正面図、第２図はその側断面図、第３図は金
属キャップの平面図、第４図はＴＡＲ方弐によシ本発明
に係るテープ基材に半導体チップが固着された状態を示
す斜視図、第５図はテープ基材の拡大図である。これら
の図において前記第７図および第８図と同等、もしくは
同一部材については同一符号を付し、ここにおいて詳細
な説明は省略する。これらの図において、１１ｈ半導体
チップの裏面と後述する裏面電極用リードとを接続する
金属キャップで、この金属キャップ１１はその開口縁に
フランジ１１ａが形成されており、さらに後述する裏面
電極用リードと対応する位置に透孔１１ｂが穿設されて
いる。１２は裏面電極用リードで、この裏面電極用リー
ド１２は接着部１２ａ ｔ−肩し、前記リード配線４と
同様にテープ基材３上に貼着され、その一端は前記半導
体テップ１の突起電極２に接続されている。１３は前記
テープ基材３における前記裏面電極用リード１２の接着
部１２ａと対応する位＆に設けられたテープ開口部で、
その開口寸法は前記接着部１２鳳の寸法より小さくなる
よう形成されている。
１４は前記金属キャップ１１と裏面電極用リード１２を
接続するための導電性接着材で、この導電性接着材１４
は金属キャップ１１の透孔１１ｂ およびテープ開口部
１３内に金属キャップ１１における７う／ジ１１１の下
側から充填されている。
接続するための導電性接着材で、この導電性接着材１４
は金属キャップ１１の透孔１１ｂ およびテープ開口部
１３内に金属キャップ１１における７う／ジ１１１の下
側から充填されている。
１５は半導体テップ１の裏面と金属キャップ１１の内側
底面を接続するための導電性接着材である。
底面を接続するための導電性接着材である。
なお、前記導電性接着材１４．１５は主に導電性を有す
る樹脂からなるものを使用するが、ろう材であってもよ
い。
る樹脂からなるものを使用するが、ろう材であってもよ
い。
このように構成された半導体装置を組立てるには、先ず
ＴＡＢ方弐によって半導体チップ１の突起電極２にリー
ド配線４および裏面電極用リード１２をボンディングす
る。そして、金属キャップ１１の内側底面に半導体テッ
プ１の裏面を接着し、次いで金属キャップ１１の透孔１
１ｂ内に導電性接着材１４を充填する。この状態で半導
体チップ１の裏面電位が得られ、動作の確認ができる。
ＴＡＢ方弐によって半導体チップ１の突起電極２にリー
ド配線４および裏面電極用リード１２をボンディングす
る。そして、金属キャップ１１の内側底面に半導体テッ
プ１の裏面を接着し、次いで金属キャップ１１の透孔１
１ｂ内に導電性接着材１４を充填する。この状態で半導
体チップ１の裏面電位が得られ、動作の確認ができる。
さらに、半導体デツプ１、インナーリード４ａおよび裏
面電極リード１２の接着部１２ａ を封止樹脂５によっ
て封止し、第１図に示すようにテープ基材３のアクタ−
リード孔３ｂから所定寸法に打ち抜くことＫよって組立
てが完了する。
面電極リード１２の接着部１２ａ を封止樹脂５によっ
て封止し、第１図に示すようにテープ基材３のアクタ−
リード孔３ｂから所定寸法に打ち抜くことＫよって組立
てが完了する。
第６図は本発明の別の発明に係る半導体装置のパッケー
ジ構造を示す半導体装置の側断面図で、同図において前
記第１図ないし第５図で説明したものと同一もしくは同
等部材については同一符号を付し、詳細な説明は省略す
る。同図において、２１は導電性接着材１４によって金
属キャップ１１のフランジＩｌａ と接着される裏面配
線パターンで、この裏面配線パターン２１はテープ基材
３の裏面であって、金属キャップ１１の透孔１１ｂと対
応する部位に形成され、テープ基材３に設けられたスル
ーホール２２を介して裏面電極用リード１２に連結され
ている。すなわち、金属キャップ１１の内偵底面に半導
体チップ１の裏面を接着し、金属キャップ１１の透孔１
１ｂ 内に導電性接着材１４を充填することによって、
裏面配線パターン２１は導電性接着材１４および金属キ
ャップ１１を介して半導体デツプ１の裏面に電気的に接
続されることになり、半導体テップ１の裏面電位を得る
ことかできる。
ジ構造を示す半導体装置の側断面図で、同図において前
記第１図ないし第５図で説明したものと同一もしくは同
等部材については同一符号を付し、詳細な説明は省略す
る。同図において、２１は導電性接着材１４によって金
属キャップ１１のフランジＩｌａ と接着される裏面配
線パターンで、この裏面配線パターン２１はテープ基材
３の裏面であって、金属キャップ１１の透孔１１ｂと対
応する部位に形成され、テープ基材３に設けられたスル
ーホール２２を介して裏面電極用リード１２に連結され
ている。すなわち、金属キャップ１１の内偵底面に半導
体チップ１の裏面を接着し、金属キャップ１１の透孔１
１ｂ 内に導電性接着材１４を充填することによって、
裏面配線パターン２１は導電性接着材１４および金属キ
ャップ１１を介して半導体デツプ１の裏面に電気的に接
続されることになり、半導体テップ１の裏面電位を得る
ことかできる。
以上説明したように本発明によれば、金属キャップの開
口縁に穴が形成されたフランジを設け、この金属キャッ
プの内側底面に前記半導体チップの１１面を接着すると
共に、前記フランジの穴およびこの穴と対応するようテ
ープに形成された開口部内に導電性接着材を充填するこ
とによって、半導体チップの表面電極に接続された裏面
電位接続用リードと金属キャップのフランジとが接続さ
れ、また、本発明の別の発明においては、金属キャップ
の開口縁に穴が形成されたフランジを設け、この穴と対
応する配線パターンをキャリアテープの裏面に設けかつ
半導体チップの表面電極に接続された裏面電位接続用リ
ードにスルーホールを介して連結し、前記金属キャップ
の内側底面に半導体チップの裏面を接着すると共に１前
記フランジの大向に導電性接着材を充填し、前記配線パ
ターンと金属キャップのフランジとを接続したため、半
導体チップをテープ基材１ｃ固蕩した時点で通電テスト
が可能になシ、半導体チップの異常を早期に発見するこ
とができるので、基板への実装状態での歩留の向上およ
びコストダウンが実現される。
口縁に穴が形成されたフランジを設け、この金属キャッ
プの内側底面に前記半導体チップの１１面を接着すると
共に、前記フランジの穴およびこの穴と対応するようテ
ープに形成された開口部内に導電性接着材を充填するこ
とによって、半導体チップの表面電極に接続された裏面
電位接続用リードと金属キャップのフランジとが接続さ
れ、また、本発明の別の発明においては、金属キャップ
の開口縁に穴が形成されたフランジを設け、この穴と対
応する配線パターンをキャリアテープの裏面に設けかつ
半導体チップの表面電極に接続された裏面電位接続用リ
ードにスルーホールを介して連結し、前記金属キャップ
の内側底面に半導体チップの裏面を接着すると共に１前
記フランジの大向に導電性接着材を充填し、前記配線パ
ターンと金属キャップのフランジとを接続したため、半
導体チップをテープ基材１ｃ固蕩した時点で通電テスト
が可能になシ、半導体チップの異常を早期に発見するこ
とができるので、基板への実装状態での歩留の向上およ
びコストダウンが実現される。
また、金属中ヤツプに穴を有するフランジを設けるとい
う簡単な構成により金属キャップの成形コストを低く抑
えることができると共に１裏面電位接続用リードと金属
キャップを接続するにあたシ、フランジの穴に導電性接
着材を充填するだけであるため、多数のリードが形成さ
れリード間の間隔が狭い場合でも容易に接続することが
でき、その接続部の位置も金属キャップにおける２う／
ジ上の任意な位置に設定することができるという効果も
ある。
う簡単な構成により金属キャップの成形コストを低く抑
えることができると共に１裏面電位接続用リードと金属
キャップを接続するにあたシ、フランジの穴に導電性接
着材を充填するだけであるため、多数のリードが形成さ
れリード間の間隔が狭い場合でも容易に接続することが
でき、その接続部の位置も金属キャップにおける２う／
ジ上の任意な位置に設定することができるという効果も
ある。
第１図は本実施例における半導体装置のパッケージ構造
金示す正面図、第２図はその側断面図、第３図は金属キ
ャップの平面図、第４図はＴＡＢ方弐により本発明に係
るテープ基材に半導体チップが固着された状態を示す斜
視図、第５図はテープ基材の拡大図、第６図は本発明の
別の発明に係る半導体装置のパッケージ構造を示す半導
体装置の側断面図、第７図はＴＡＢ方式によってテープ
基材に半導体チップが固着された状態を示す斜視図、第
８図は半導体チップが基板に実装された状態を示す側断
面図である。 １・拳・・半導体チップ、２・・・・突起電極、３・・
・・テープ基材、１１・・・・金属Φヤツプ、ｌｌａ
・１１ｅ・フランジ、１１ｂ １１・・・透孔、１２
・・・・裏面電極用リード、１３・・・・テープ開口部
、１４・・Φ・導電性接着材、２１・・・・裏面配線パ
ターン、２２・・・・スルーホール。
金示す正面図、第２図はその側断面図、第３図は金属キ
ャップの平面図、第４図はＴＡＢ方弐により本発明に係
るテープ基材に半導体チップが固着された状態を示す斜
視図、第５図はテープ基材の拡大図、第６図は本発明の
別の発明に係る半導体装置のパッケージ構造を示す半導
体装置の側断面図、第７図はＴＡＢ方式によってテープ
基材に半導体チップが固着された状態を示す斜視図、第
８図は半導体チップが基板に実装された状態を示す側断
面図である。 １・拳・・半導体チップ、２・・・・突起電極、３・・
・・テープ基材、１１・・・・金属Φヤツプ、ｌｌａ
・１１ｅ・フランジ、１１ｂ １１・・・透孔、１２
・・・・裏面電極用リード、１３・・・・テープ開口部
、１４・・Φ・導電性接着材、２１・・・・裏面配線パ
ターン、２２・・・・スルーホール。
Claims (2)
- （１）裏面電位を要する半導体チップがテープキャリア
・ボンディング方式によつて固着された半導体装置にお
いて、金属キャップの開口縁に穴が形成されたフランジ
を設け、この金属キャップの内側底面に前記半導体チッ
プの裏面を接着すると共に、前記フランジの穴およびこ
の穴と対応するようテープに形成された開口部内に導電
性接着材を充填し、半導体チップの表面電極に接続され
た裏面電位接続用リードと金属キャップのフランジとを
接続したことを特徴とする半導体装置のパッケージ構造
。 - （２）裏面電位を要する半導体チップがテープキャリア
・ボンディング方式によって固着された半導体装置にお
いて、金属キャップの開口縁に穴が形成されたフランジ
を設け、この穴と対応する配線パターンをキャリアテー
プの裏面に設けかつ半導体チップの表面電極に接続され
た裏面電位接続用リードにスルーホールを介して連結し
、前記金属キャップの内側底面に半導体チップの裏面を
接着すると共に、前記フランジの穴内に導電性接着材を
充填し、前記配線パターンと金属キャップのフランジと
を接続したことを特徴とする半導体装置のパッケージ構
造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036025A JPH01132142A (ja) | 1987-08-05 | 1988-02-17 | 半導体装置のパツケージ構造 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-196835 | 1987-08-05 | ||
| JP19683587 | 1987-08-05 | ||
| JP63036025A JPH01132142A (ja) | 1987-08-05 | 1988-02-17 | 半導体装置のパツケージ構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01132142A true JPH01132142A (ja) | 1989-05-24 |
Family
ID=26375035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63036025A Pending JPH01132142A (ja) | 1987-08-05 | 1988-02-17 | 半導体装置のパツケージ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01132142A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2651373A1 (fr) * | 1989-08-28 | 1991-03-01 | Mitsubishi Electric Corp | Dispositif a semi-conducteurs a boitier en resine. |
| FR2668854A1 (fr) * | 1990-11-06 | 1992-05-07 | Mitsubishi Electric Corp | Dispositif semiconducteur conditionne dans la resine. |
| JPH04211142A (ja) * | 1990-09-18 | 1992-08-03 | Mitsui High Tec Inc | 半導体装置の製造方法 |
| KR100328746B1 (ko) * | 1997-05-19 | 2002-05-09 | 가네꼬 히사시 | 방열판상에장착된펠릿을구비하는반도체장치및제조방법 |
| EP1466357A4 (en) * | 2001-12-21 | 2007-08-15 | Int Rectifier Corp | HOUSING FOR SURFACE MOUNTING WITH CHIP FLOOR COMPATIBLE WITH THE CARRIER PLATE |
| US8061023B2 (en) | 2005-04-21 | 2011-11-22 | International Rectifier Corporation | Process of fabricating a semiconductor package |
| US8466546B2 (en) | 2005-04-22 | 2013-06-18 | International Rectifier Corporation | Chip-scale package |
-
1988
- 1988-02-17 JP JP63036025A patent/JPH01132142A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2651373A1 (fr) * | 1989-08-28 | 1991-03-01 | Mitsubishi Electric Corp | Dispositif a semi-conducteurs a boitier en resine. |
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