JPH01132167A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01132167A JPH01132167A JP62291373A JP29137387A JPH01132167A JP H01132167 A JPH01132167 A JP H01132167A JP 62291373 A JP62291373 A JP 62291373A JP 29137387 A JP29137387 A JP 29137387A JP H01132167 A JPH01132167 A JP H01132167A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- layer
- diffusion layer
- impurity diffusion
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置に関し、特に高耐圧パワーＭＯ３Ｆ
ＥＴ）ランジスタの構造に関するものである。
ＥＴ）ランジスタの構造に関するものである。
〔従来の技術］
ＭＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏ
ｎｄｕｃｔｏｒ）型電界効果トランジスタ（以下ＭＯＳ
ＦＥ↑と称す）は、高速動作性や電力利得が大きい
などの優れた特性を有し、パワートランジスタとしても
広く用いられている。第３図には従来のパワーＭＯＳ
ＦＥＴの断面図を示しており、図を用いてその構造を
以下に説明する。
ｎｄｕｃｔｏｒ）型電界効果トランジスタ（以下ＭＯＳ
ＦＥ↑と称す）は、高速動作性や電力利得が大きい
などの優れた特性を有し、パワートランジスタとしても
広く用いられている。第３図には従来のパワーＭＯＳ
ＦＥＴの断面図を示しており、図を用いてその構造を
以下に説明する。
パワーＭＯ８ＦＥＴは、ｎ＋基板１上にｎ−エピタキシ
ャル層２がエピタキシャル成長によって形成されている
。そして、ｎ−エビタキシャル層２の表面には低濃度の
ｐ−拡散層３が形成され、このｐ−拡散層３の拡散６Ｊ
！ｉ域内に高濃度ｎ＋ソース層が形成されている。さら
に、ｎ＋ソース層４の下部領域には、高濃度のｐ十拡散
層５が深く拡散されて形成されている。さらにこのｎ−
エピタキシャル層２上にはゲート酸化膜６を堆積し、そ
のゲート酸化膜６の一部はｐ−拡散層３を覆うように形
成されている。さらに、この上にゲート電極であるポリ
シリコン層７が堆積されており、このゲート電極を酸化
膜８で覆って絶縁している。
ャル層２がエピタキシャル成長によって形成されている
。そして、ｎ−エビタキシャル層２の表面には低濃度の
ｐ−拡散層３が形成され、このｐ−拡散層３の拡散６Ｊ
！ｉ域内に高濃度ｎ＋ソース層が形成されている。さら
に、ｎ＋ソース層４の下部領域には、高濃度のｐ十拡散
層５が深く拡散されて形成されている。さらにこのｎ−
エピタキシャル層２上にはゲート酸化膜６を堆積し、そ
のゲート酸化膜６の一部はｐ−拡散層３を覆うように形
成されている。さらに、この上にゲート電極であるポリ
シリコン層７が堆積されており、このゲート電極を酸化
膜８で覆って絶縁している。
そして、ｎ＋ソース層４上にはＡｌｌのソース電極９が
堆積されている。
堆積されている。
このような構造においてｎ子基板１およびｎ−エピタキ
シャル層２はＭＯＳ ＦＥＴのドレインを構成し、ｎ
＋ソース４はソースを構成し、ゲート電極７がゲートを
構成している。
シャル層２はＭＯＳ ＦＥＴのドレインを構成し、ｎ
＋ソース４はソースを構成し、ゲート電極７がゲートを
構成している。
次に、本装置の動作を説明する。ゲート電極７にしきい
値電圧ＶＶＨ以上の電圧を印加すると、ソース４とドレ
イン２とで挾まれたｐ−領域３のゲート酸化膜６との界
面にｎ型反転層のｎチャネルが形成される。そして、電
子はｎ＋ソース４からチャネルを通リドレイン２．１へ
流れ込み、このトランジスタは動作（ＯＮ）する。そし
て、ゲート電極７に印加する電圧がしきい値電圧ｖＴＨ
以下になった場合、このトランジスタは遮断（ＯＦＦ）
する。ＯＦＦ状態でしきい値電圧ｖＴＨ以下のゲート電
圧が印加されている場合は、ｐ−拡散層３およびｐ＋拡
散層５とローエピタキシャル層２との接合面に電圧がか
かる。このとき、このトランジスタの耐圧はエピタキシ
ャル層２の不純物濃度と、ｐ＋拡散層５とｎ＋基板１と
の距離（これを実効エピタキシャル厚と称す）とにより
決定される。すなわち、定性的に表現すればエピタキシ
ャル層２の不純物濃度が低く、かつ実効エピタキシャル
厚が厚いほど、このトランジスタの耐圧は大きくなると
言える。また、このトランジスタがＯＮ時に流れる電流
は、上記チャネルのチャネル幅（ｗ：第３図の紙面に垂
直方向の幅）の長さが長いほど大きいので、一般的には
第３図に示したトランジスタを１ユニツトとして、これ
を多数個配列した形で大電流が流れるように構成してい
る。したがって、この１ユニツトの大きさを小さくし、
単位面積あたりのユニット数の多いものほど特性の優れ
た高耐圧パワーＭＯＳトランジスタができる。
値電圧ＶＶＨ以上の電圧を印加すると、ソース４とドレ
イン２とで挾まれたｐ−領域３のゲート酸化膜６との界
面にｎ型反転層のｎチャネルが形成される。そして、電
子はｎ＋ソース４からチャネルを通リドレイン２．１へ
流れ込み、このトランジスタは動作（ＯＮ）する。そし
て、ゲート電極７に印加する電圧がしきい値電圧ｖＴＨ
以下になった場合、このトランジスタは遮断（ＯＦＦ）
する。ＯＦＦ状態でしきい値電圧ｖＴＨ以下のゲート電
圧が印加されている場合は、ｐ−拡散層３およびｐ＋拡
散層５とローエピタキシャル層２との接合面に電圧がか
かる。このとき、このトランジスタの耐圧はエピタキシ
ャル層２の不純物濃度と、ｐ＋拡散層５とｎ＋基板１と
の距離（これを実効エピタキシャル厚と称す）とにより
決定される。すなわち、定性的に表現すればエピタキシ
ャル層２の不純物濃度が低く、かつ実効エピタキシャル
厚が厚いほど、このトランジスタの耐圧は大きくなると
言える。また、このトランジスタがＯＮ時に流れる電流
は、上記チャネルのチャネル幅（ｗ：第３図の紙面に垂
直方向の幅）の長さが長いほど大きいので、一般的には
第３図に示したトランジスタを１ユニツトとして、これ
を多数個配列した形で大電流が流れるように構成してい
る。したがって、この１ユニツトの大きさを小さくし、
単位面積あたりのユニット数の多いものほど特性の優れ
た高耐圧パワーＭＯＳトランジスタができる。
［発明が解決しようとする問題点］
ところが、このトランジスタにインダクタンス性の負荷
を接続した場合、ターンオフ時に生じる逆起電力により
ドレイン１．２をエミッタ、ｐ−拡散層３をベース、ｎ
＋ソース４をコレクタとする寄生ｎｐｎ トランジスタ
が動作する場合が生じる。このような効果を抑制するた
めに、ベースとなるｐ−拡散層３の内部に高濃度のｐ＋
拡散層５を設け、ベース内の電子の通過率を低下させる
ように図っている。したがって、このｐ＋拡散層５はｎ
＋ソース４のエピタキシャル層２側表面のうち、チャネ
ルが形成される表面領域以外を覆うように形成されてい
ることが望ましい。ところが従来の装置では、多数の写
真製版工程を利用しているので、ｐ＋拡散層５は拡散層
を形成する工程でのマスク合わせずれが生じ、ｎ＋ソー
ス４の下面を完全に覆うように形成することができない
。このため、寄生ｎｐｎ）ランジスタの動作を完全に抑
制することができなかった。また、従来のｐ＋拡散層５
は拡散深さが深いため、実効エピタキシャル厚が薄くな
り耐圧を高くするのに不都合である。また逆に所望の耐
圧を確保しようとすれば、エピタキシャル層２を厚く形
成する必要があり、このためこのトランジスタのＯＮ抵
抗が大きくなるという欠点を有していた。
を接続した場合、ターンオフ時に生じる逆起電力により
ドレイン１．２をエミッタ、ｐ−拡散層３をベース、ｎ
＋ソース４をコレクタとする寄生ｎｐｎ トランジスタ
が動作する場合が生じる。このような効果を抑制するた
めに、ベースとなるｐ−拡散層３の内部に高濃度のｐ＋
拡散層５を設け、ベース内の電子の通過率を低下させる
ように図っている。したがって、このｐ＋拡散層５はｎ
＋ソース４のエピタキシャル層２側表面のうち、チャネ
ルが形成される表面領域以外を覆うように形成されてい
ることが望ましい。ところが従来の装置では、多数の写
真製版工程を利用しているので、ｐ＋拡散層５は拡散層
を形成する工程でのマスク合わせずれが生じ、ｎ＋ソー
ス４の下面を完全に覆うように形成することができない
。このため、寄生ｎｐｎ）ランジスタの動作を完全に抑
制することができなかった。また、従来のｐ＋拡散層５
は拡散深さが深いため、実効エピタキシャル厚が薄くな
り耐圧を高くするのに不都合である。また逆に所望の耐
圧を確保しようとすれば、エピタキシャル層２を厚く形
成する必要があり、このためこのトランジスタのＯＮ抵
抗が大きくなるという欠点を有していた。
したがって本発明は、上記寄生ｎｐｎ ）ランジスタの
効果を抑制できるとともに、実効エピタキシャル厚の厚
い高耐圧の半導体装置を提供することを目的とする。
効果を抑制できるとともに、実効エピタキシャル厚の厚
い高耐圧の半導体装置を提供することを目的とする。
［問題点を解決するための手段］
本発明における半導体装置は、高濃度の第１導電型基板
上に形成された低濃度の第１導電型エピタキシャル層と
、前記第１導電型エピタキシャル層上に選択的に堆積し
たゲート酸化膜とζ前記ゲート酸化膜上に堆積したゲー
ト電極とを備えている。そして、前記ゲート電極層に覆
われた領域に達するまで延びて前記第１導電型エピタキ
シャル層中に拡散された低濃度の第２導電型不純物拡散
層と、前記低濃度の第２導電型不純物拡散層内に位置し
前記ゲート電極層で覆われていない前記第１導電型エピ
タキシャル層の表面領域に所定のパターンで拡散された
高濃度の第１導電型不純物拡散層と、前記低濃度の第２
導電型不純物拡散層内に位置し前記高濃度の第１導電型
不純物拡散層と自己整合的に重なるように形成されると
ともに、前記パターンにより前記高濃度の第１導電型不
純物が拡散されていない表面領域にも形成された高濃度
の第２導電型不純物拡散層とを備えたことを特徴とする
。
上に形成された低濃度の第１導電型エピタキシャル層と
、前記第１導電型エピタキシャル層上に選択的に堆積し
たゲート酸化膜とζ前記ゲート酸化膜上に堆積したゲー
ト電極とを備えている。そして、前記ゲート電極層に覆
われた領域に達するまで延びて前記第１導電型エピタキ
シャル層中に拡散された低濃度の第２導電型不純物拡散
層と、前記低濃度の第２導電型不純物拡散層内に位置し
前記ゲート電極層で覆われていない前記第１導電型エピ
タキシャル層の表面領域に所定のパターンで拡散された
高濃度の第１導電型不純物拡散層と、前記低濃度の第２
導電型不純物拡散層内に位置し前記高濃度の第１導電型
不純物拡散層と自己整合的に重なるように形成されると
ともに、前記パターンにより前記高濃度の第１導電型不
純物が拡散されていない表面領域にも形成された高濃度
の第２導電型不純物拡散層とを備えたことを特徴とする
。
なお、本書で用いている「自己整合的」という意味は、
複数の不純物拡散層を同一のマスクパターンにより形成
する状態を示している。すなわち、上記の表現では第１
導電型不純物拡散層と高濃度の第２導電型不純物拡散層
とが「自己整合的」すなわち、同一のマスクパターンを
用いて拡散形成されることを意味している。
複数の不純物拡散層を同一のマスクパターンにより形成
する状態を示している。すなわち、上記の表現では第１
導電型不純物拡散層と高濃度の第２導電型不純物拡散層
とが「自己整合的」すなわち、同一のマスクパターンを
用いて拡散形成されることを意味している。
［作用］
本発明による半導体装置の高耐圧パワーＭＯ５ＦＥＴは
、寄生トランジスタの効果を抑制するための高濃度の第
２導電型不純物拡散領域を、高濃度の第１導電型不純物
拡散層と自己整合的に設け、かつチャネルを形成するた
めの低濃度の第２導電型不純物拡散領域の拡散深さより
浅くしたものである。これにより、実効エピタキシャル
厚が十分厚くとれ、要求される耐圧に対するエピタキシ
ャル厚を適正化できるばかりでなく、装置の１ユニツト
の面積を縮小することができ本トランジースタのＯＮ抵
抗が最少限になる。また、寄生トランジスタ効果に対し
ても高濃度の第２導電型不純物拡散領域を高濃度の第１
導電型不純物拡散層と自己整合的に形成するのでその抑
制効果が十分に発揮できる。
、寄生トランジスタの効果を抑制するための高濃度の第
２導電型不純物拡散領域を、高濃度の第１導電型不純物
拡散層と自己整合的に設け、かつチャネルを形成するた
めの低濃度の第２導電型不純物拡散領域の拡散深さより
浅くしたものである。これにより、実効エピタキシャル
厚が十分厚くとれ、要求される耐圧に対するエピタキシ
ャル厚を適正化できるばかりでなく、装置の１ユニツト
の面積を縮小することができ本トランジースタのＯＮ抵
抗が最少限になる。また、寄生トランジスタ効果に対し
ても高濃度の第２導電型不純物拡散領域を高濃度の第１
導電型不純物拡散層と自己整合的に形成するのでその抑
制効果が十分に発揮できる。
［実施例コ
以下、本発明の一実施例を図を用いて説明する。
第２Ａ図ないし第２Ｇ図は、本発明によるパワーＭＯ３
ＦＥＴをその製造工程に従って示した断面図である。
ＦＥＴをその製造工程に従って示した断面図である。
まず第２Ａ図に示すように、ｎ＋基板１上にｎ型不純物
濃度を持つエピタキシャル層２を、要求される耐圧に応
じた厚さにエピタキシャル成長により形成する。次に、
エピタキシャル層２の表面を５００〜１００ＯＡ程度酸
化し、窒化膜をＣＶＤ法により堆積した後、活性領域以
外を工・ソチングし酸化する、いわゆる選択酸化を行な
いフィールド酸化膜１０を形成する。さらに活性領域上
の窒化膜を除去し、酸化膜を薄＜１０００〜１５００Ａ
程度除去し、基の活性領域上の酸化膜を除去した後、再
びゲート酸化膜１１を５００〜１２０ＯＡ程度形成する
。
濃度を持つエピタキシャル層２を、要求される耐圧に応
じた厚さにエピタキシャル成長により形成する。次に、
エピタキシャル層２の表面を５００〜１００ＯＡ程度酸
化し、窒化膜をＣＶＤ法により堆積した後、活性領域以
外を工・ソチングし酸化する、いわゆる選択酸化を行な
いフィールド酸化膜１０を形成する。さらに活性領域上
の窒化膜を除去し、酸化膜を薄＜１０００〜１５００Ａ
程度除去し、基の活性領域上の酸化膜を除去した後、再
びゲート酸化膜１１を５００〜１２０ＯＡ程度形成する
。
次に、第２Ｂ図に示すように、ゲートとなるポリシリコ
ン層１２を２５００〜５０００Ａ程度ＣＶＤ法により堆
積しこのポリシリコン層１２に高濃度リンを拡散した後
、ＣＶＤ法により酸化膜１３を１〜２μｍ程度堆積する
。
ン層１２を２５００〜５０００Ａ程度ＣＶＤ法により堆
積しこのポリシリコン層１２に高濃度リンを拡散した後
、ＣＶＤ法により酸化膜１３を１〜２μｍ程度堆積する
。
そして、第２Ｃ図に示すように写真製版技術とエツチン
グ技術を用いてバターニングし酸化膜１３およびポリシ
リコン層１２に開孔部を有するパターンを形成する。
グ技術を用いてバターニングし酸化膜１３およびポリシ
リコン層１２に開孔部を有するパターンを形成する。
さらに、第２Ｄ図に示すように、エピタキシャル層２に
Ｂ＋ （ボロン）をＩＸｌ、０１３〜２×１０” ａ
ｍ−２，５０ｋｅＶ程度でイオン注入し、その後熱処理
して拡散させｐ−ゲート拡散層１４を形成する。拡散深
さは、はぼチャネル長に相当する２〜５μｍである。
Ｂ＋ （ボロン）をＩＸｌ、０１３〜２×１０” ａ
ｍ−２，５０ｋｅＶ程度でイオン注入し、その後熱処理
して拡散させｐ−ゲート拡散層１４を形成する。拡散深
さは、はぼチャネル長に相当する２〜５μｍである。
次に、第２Ｅ図に示すように、パターンの開孔部に対応
するゲート酸化膜１１の領域をエツチングした後、Ａｓ
＋ （砒素）をｌＸｌ０” 〜５Ｘ１０” ｃｍ−２，
５０ｋｅＶｉ７度でイオン注入する。
するゲート酸化膜１１の領域をエツチングした後、Ａｓ
＋ （砒素）をｌＸｌ０” 〜５Ｘ１０” ｃｍ−２，
５０ｋｅＶｉ７度でイオン注入する。
その後、第２Ｆ図に示すように、９００〜１０００℃程
度でアニールした後（この工程は省略してもよい）、こ
の開孔部に挾まれたゲート酸化膜１１、ポリシリコン層
１２および酸化膜１３の３層からなるメサ部のうち、最
上層の酸化膜１３を写真製版により除去する。次に、Ｂ
＋を２００〜４００ｋｅＶ、１２Ｘ１０” 〜５Ｘ１０
” ｃｍ−２程度でイオン注入する。このとき、エビ
タキャル層２の上にＣＶＤ酸化膜１３、ポリシリコン層
１２、ゲート酸化膜１１の３層が堆積されている部分は
、このＢ＋が突き抜けないように、しかもポリシリコン
層１２、ゲート酸化膜１１の２層が堆積されている部分
は、このＢ＋が突き抜けてエピタキシャル層２中に注入
され得るのに十分な注入エネルギを選定する。次に、９
００〜１０００℃程度で熱処理を行ない、ｎ＋ソース１
５およびｐ＋領域１６を形成する。
度でアニールした後（この工程は省略してもよい）、こ
の開孔部に挾まれたゲート酸化膜１１、ポリシリコン層
１２および酸化膜１３の３層からなるメサ部のうち、最
上層の酸化膜１３を写真製版により除去する。次に、Ｂ
＋を２００〜４００ｋｅＶ、１２Ｘ１０” 〜５Ｘ１０
” ｃｍ−２程度でイオン注入する。このとき、エビ
タキャル層２の上にＣＶＤ酸化膜１３、ポリシリコン層
１２、ゲート酸化膜１１の３層が堆積されている部分は
、このＢ＋が突き抜けないように、しかもポリシリコン
層１２、ゲート酸化膜１１の２層が堆積されている部分
は、このＢ＋が突き抜けてエピタキシャル層２中に注入
され得るのに十分な注入エネルギを選定する。次に、９
００〜１０００℃程度で熱処理を行ない、ｎ＋ソース１
５およびｐ＋領域１６を形成する。
さらに、第２Ｇ図に示すように、写真製版技術によりｐ
＋領域１６の上に堆積されているポリシリコン層１２お
よびゲート酸化膜１１を除去した後、ＣＶＤ法により酸
化膜（リンを含んでもよい）を堆積し、次いで再び写真
製版技術によりｎ＋ソース１５が露出する領域にコンタ
クト用の孔１７を形成する。
＋領域１６の上に堆積されているポリシリコン層１２お
よびゲート酸化膜１１を除去した後、ＣＶＤ法により酸
化膜（リンを含んでもよい）を堆積し、次いで再び写真
製版技術によりｎ＋ソース１５が露出する領域にコンタ
クト用の孔１７を形成する。
最後に、第１図に示すように、ＡｆＬなどを堆積し配線
層１８を形成する。この後、表面保護膜などを形成し製
造を完了する。
層１８を形成する。この後、表面保護膜などを形成し製
造を完了する。
このような方法により製造されたパワーＭＯＳＦＥＴで
は、ｐ−領域１４の内部にｎ＋ソース１５の下部と接し
、かつｎ＋ソース１５間のＡ（［極１８と接する界面に
到達する領域にわたって、ｐ＋領域１６が形成されてい
る。このｐ＋領域１６は、高濃度のｐ型不純物が拡散さ
れており、ｐ−領域１４を同電位に保つ働きをする。さ
らに、ｎ＋ソース１５と自己整合されており、ｎ＋ソー
ス１５下部全域を覆うように形成されているため、ｎ＋
ソース１５をコレクタ、ｐ−領域１４をベース、ドレイ
ン２．１をエミツトとする寄生ｎｐｎトランジスタの電
流増幅率（ｂｒ Ｅ ）を低減させる効果を最大限に発
揮できる。さらに、このｐ＋領域１６はｐ−領域１４の
内部に形成されているので、ｐ＋領域１６を形成するこ
とにより実効エピタキシャル厚が薄くなることはない。
は、ｐ−領域１４の内部にｎ＋ソース１５の下部と接し
、かつｎ＋ソース１５間のＡ（［極１８と接する界面に
到達する領域にわたって、ｐ＋領域１６が形成されてい
る。このｐ＋領域１６は、高濃度のｐ型不純物が拡散さ
れており、ｐ−領域１４を同電位に保つ働きをする。さ
らに、ｎ＋ソース１５と自己整合されており、ｎ＋ソー
ス１５下部全域を覆うように形成されているため、ｎ＋
ソース１５をコレクタ、ｐ−領域１４をベース、ドレイ
ン２．１をエミツトとする寄生ｎｐｎトランジスタの電
流増幅率（ｂｒ Ｅ ）を低減させる効果を最大限に発
揮できる。さらに、このｐ＋領域１６はｐ−領域１４の
内部に形成されているので、ｐ＋領域１６を形成するこ
とにより実効エピタキシャル厚が薄くなることはない。
したがって、必要最小限の厚さでエピタキシャル層２を
形成することができる。さらにｎ＋ソース１５、ｐ−領
域１４、ｐ中領域１６のそれぞれが自己整合的に作られ
ているため、このユニットの大きさも最小にすることが
できる。以上の２つの効果により高耐圧パワーＭＯ５Ｆ
ＥＴのＯＮ抵抗を最小にすることができる。
形成することができる。さらにｎ＋ソース１５、ｐ−領
域１４、ｐ中領域１６のそれぞれが自己整合的に作られ
ているため、このユニットの大きさも最小にすることが
できる。以上の２つの効果により高耐圧パワーＭＯ５Ｆ
ＥＴのＯＮ抵抗を最小にすることができる。
なお、上記実施例では第１導電型としてｐ型、第２導電
型としてｐ型を用いて説明したが、逆の場合であっても
構わない。
型としてｐ型を用いて説明したが、逆の場合であっても
構わない。
［発明の効果］
以上のように、本発明によれば低濃度の第２導電型拡散
領域と高濃度の第１導電型拡散層と高濃度の第２導電型
拡散層とを自己整合的に形成し、さらに高濃度の第２導
電型拡散層を低濃度の第２導電型拡散領域の内部に形成
しているため、寄生素子の抑制効果が高く、しかも動作
特性の優れた高耐圧パワーＭＯＳ ＦＥＴが得られる
。
領域と高濃度の第１導電型拡散層と高濃度の第２導電型
拡散層とを自己整合的に形成し、さらに高濃度の第２導
電型拡散層を低濃度の第２導電型拡散領域の内部に形成
しているため、寄生素子の抑制効果が高く、しかも動作
特性の優れた高耐圧パワーＭＯＳ ＦＥＴが得られる
。
第１図は本発明の一実施例による高耐圧パワーＭＯ３Ｆ
ＥＴを示す断面図である。第２Ａ図、第２Ｂ図、第２Ｃ
図、第２Ｄ図、第２Ｅ図、第２Ｆ図、および第２Ｇ図は
、その製造方法を示す断面図である。 第３図は、従来のパワーＭＯ８ＦＥＴの断面図である。 図において、１はｎ＋基板、２はｎ−エピタキシャル層
、１０はフィールド酸化膜、１１はゲート酸化膜、１２
はポリシリコン層、１３は酸化膜、１４はゲートル−領
域、１５はｎ＋ソース、１６はｐ＋領領域示している。 なお図中、同一符号は同一または相当する部分を示す。
ＥＴを示す断面図である。第２Ａ図、第２Ｂ図、第２Ｃ
図、第２Ｄ図、第２Ｅ図、第２Ｆ図、および第２Ｇ図は
、その製造方法を示す断面図である。 第３図は、従来のパワーＭＯ８ＦＥＴの断面図である。 図において、１はｎ＋基板、２はｎ−エピタキシャル層
、１０はフィールド酸化膜、１１はゲート酸化膜、１２
はポリシリコン層、１３は酸化膜、１４はゲートル−領
域、１５はｎ＋ソース、１６はｐ＋領領域示している。 なお図中、同一符号は同一または相当する部分を示す。
Claims (1)
- 【特許請求の範囲】 高濃度の第１導電型基板上に形成された低濃度の第１
導電型エピタキシャル層と、前記第１導電型エピタキシ
ャル層上に選択的に堆積したゲート酸化膜と、前記ゲー
ト酸化膜上堆積したゲート電極層とを備えた半導体装置
であって、 前記ゲート電極層に覆われた領域に達するまで延びて、
前記第１導電型エピタキシャル層中に拡散された低濃度
の第２導電型不純物拡散層と、前記低濃度の第２導電型
不純物拡散層内に位置し、前記ゲート電極層で覆われて
いない前記第１導電型エピタキシャル層の表面領域に、
所定のパターンで拡散された高濃度の第１導電型不純物
拡散層と、 前記低濃度の第２導電型不純物拡散層内に位置し、前記
高濃度の第１導電型不純物拡散層と自己整合的に重なる
ように形成されるとともに、前記パターンにより前記高
濃度の第１導電型不純物が拡散されていない表面領域に
も形成された高濃度の第２導電型不純物拡散層と、 を備えたことを特徴とする、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291373A JPH01132167A (ja) | 1987-11-17 | 1987-11-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291373A JPH01132167A (ja) | 1987-11-17 | 1987-11-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01132167A true JPH01132167A (ja) | 1989-05-24 |
Family
ID=17768079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62291373A Pending JPH01132167A (ja) | 1987-11-17 | 1987-11-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01132167A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5382538A (en) * | 1990-10-16 | 1995-01-17 | Consorzio Per La Ricerca Sulla Microelectronica Nel | Method for forming MOS transistors having vertical current flow and resulting structure |
| WO1999021215A3 (en) * | 1997-10-17 | 1999-10-14 | Harris Corp | Methods of forming power semiconductor devices having merged split-well body regions therein and devices formed thereby |
| JP2000307115A (ja) * | 1999-04-01 | 2000-11-02 | Intersil Corp | 高密度ｍｏｓゲート型電力装置及びその製造方法 |
| EP1058303A1 (en) * | 1999-05-31 | 2000-12-06 | STMicroelectronics S.r.l. | Fabrication of VDMOS structure with reduced parasitic effects |
| WO2011013380A1 (en) * | 2009-07-31 | 2011-02-03 | Fuji Electric Systems Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
| CN107346737A (zh) * | 2016-05-04 | 2017-11-14 | 北大方正集团有限公司 | Vdmos 器件的制作方法 |
-
1987
- 1987-11-17 JP JP62291373A patent/JPH01132167A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5382538A (en) * | 1990-10-16 | 1995-01-17 | Consorzio Per La Ricerca Sulla Microelectronica Nel | Method for forming MOS transistors having vertical current flow and resulting structure |
| WO1999021215A3 (en) * | 1997-10-17 | 1999-10-14 | Harris Corp | Methods of forming power semiconductor devices having merged split-well body regions therein and devices formed thereby |
| US6121089A (en) * | 1997-10-17 | 2000-09-19 | Intersil Corporation | Methods of forming power semiconductor devices having merged split-well body regions therein |
| JP2000307115A (ja) * | 1999-04-01 | 2000-11-02 | Intersil Corp | 高密度ｍｏｓゲート型電力装置及びその製造方法 |
| EP1058303A1 (en) * | 1999-05-31 | 2000-12-06 | STMicroelectronics S.r.l. | Fabrication of VDMOS structure with reduced parasitic effects |
| WO2011013380A1 (en) * | 2009-07-31 | 2011-02-03 | Fuji Electric Systems Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
| JP2012527114A (ja) * | 2009-07-31 | 2012-11-01 | 富士電機株式会社 | 半導体装置の製造方法および半導体装置 |
| US9136352B2 (en) | 2009-07-31 | 2015-09-15 | Fuji Electric Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
| US9312379B2 (en) | 2009-07-31 | 2016-04-12 | Fuji Electric Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
| US9496370B2 (en) | 2009-07-31 | 2016-11-15 | Fuji Electric Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
| CN107346737A (zh) * | 2016-05-04 | 2017-11-14 | 北大方正集团有限公司 | Vdmos 器件的制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6392275B1 (en) | Semiconductor device with DMOS, BJT and CMOS structures | |
| JP2585331B2 (ja) | 高耐圧プレーナ素子 | |
| JP2766239B2 (ja) | 高耐圧半導体装置 | |
| JP2932429B2 (ja) | Ｍｏｓ電界効果トランジスタ及びその製造方法 | |
| JP4078081B2 (ja) | 自己絶縁されたダイオードの構造及びこのダイオードの構造を提供するための方法 | |
| US5777362A (en) | High efficiency quasi-vertical DMOS in CMOS or BICMOS process | |
| US5684319A (en) | Self-aligned source and body contact structure for high performance DMOS transistors and method of fabricating same | |
| US6046473A (en) | Structure and process for reducing the on-resistance of MOS-gated power devices | |
| US6677622B2 (en) | Semiconductor device having insulated gate bipolar transistor with dielectric isolation structure | |
| JPH1197680A (ja) | 高耐圧半導体装置 | |
| KR19980064498A (ko) | 반도체장치 및 그 제조방법 | |
| WO2011013380A1 (en) | Manufacturing method of semiconductor apparatus and semiconductor apparatus | |
| KR910002037B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPH0817233B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPS61156882A (ja) | 二重拡散形絶縁ゲ−ト電界効果トランジスタ及びその製造方法 | |
| JPH0716005B2 (ja) | 半導体装置 | |
| JPS60210861A (ja) | 半導体装置 | |
| JP2002124671A (ja) | 半導体装置とその製造方法 | |
| US5451536A (en) | Power MOSFET transistor | |
| JPH08186259A (ja) | ３端子電力絶縁ゲートトランジスタ及びその製造方法 | |
| JP3448138B2 (ja) | 半導体装置の製造方法 | |
| JP3099917B2 (ja) | 電界効果トランジスタ | |
| JPS58175872A (ja) | 絶縁ゲ−ト電界効果トランジスタ | |
| JP2001119019A (ja) | 半導体装置およびその製造方法 | |
| JP2926969B2 (ja) | Ｍｉｓ型電界効果トランジスタを有する半導体装置 |