JPH0113249B2 - - Google Patents
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- JPH0113249B2 JPH0113249B2 JP4867984A JP4867984A JPH0113249B2 JP H0113249 B2 JPH0113249 B2 JP H0113249B2 JP 4867984 A JP4867984 A JP 4867984A JP 4867984 A JP4867984 A JP 4867984A JP H0113249 B2 JPH0113249 B2 JP H0113249B2
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- 239000002131 composite material Substances 0.000 claims description 43
- 125000004122 cyclic group Chemical group 0.000 claims description 27
- 238000012937 correction Methods 0.000 claims description 26
- 238000000034 method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 5
- 238000007689 inspection Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 208000011580 syndromic disease Diseases 0.000 description 1
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- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は巡回多数決符号復号器に関する。
（従来技術）
従来の巡回多数決符号復号器は下記する(a)、(b)
の２つの方法に基いて構成されていた。
の２つの方法に基いて構成されていた。
なお下記するものにおいて、受信系列はro-1，
ro-2，…，r0のうちro-1，ro-2，…，ro-kを情報
点、ro-k-1，ro-k-2，…，r0を検査点、riに加わる
雑音ビツトを雑音ビツトeiとし、複合パリテイ検
査結果はAi1，Ai2，…，Aij（ｊは符号長ｎ、検査
点ｋにより定まる値）、算術和はSi，So-1，So-2，
…，S0とする。受信系列は受信データと記すこと
がある。
ro-2，…，r0のうちro-1，ro-2，…，ro-kを情報
点、ro-k-1，ro-k-2，…，r0を検査点、riに加わる
雑音ビツトを雑音ビツトeiとし、複合パリテイ検
査結果はAi1，Ai2，…，Aij（ｊは符号長ｎ、検査
点ｋにより定まる値）、算術和はSi，So-1，So-2，
…，S0とする。受信系列は受信データと記すこと
がある。
(a) 符号のパリテイ検査行列をもとに複合パリテ
イ検査を求め、この検査結果を閾値が固定であ
る多数決素子に入力し、この素子の出力に誤り
があるかどうかを判定することにより受信デー
タのエラー訂正を行なう方法。
イ検査を求め、この検査結果を閾値が固定であ
る多数決素子に入力し、この素子の出力に誤り
があるかどうかを判定することにより受信デー
タのエラー訂正を行なう方法。
(b) シンドロームから複合パリテイ検査を求め、
この検査結果を閾値が固定である多数決素子に
入力し、この素子の出力で誤りがあるかどうか
を判定することにより受信データのエラー訂正
を行なう方法。
この検査結果を閾値が固定である多数決素子に
入力し、この素子の出力で誤りがあるかどうか
を判定することにより受信データのエラー訂正
を行なう方法。
第１図は従来の巡回多数決符号復号器のブロツ
ク図であり、前記(a)の方法を用いて構成された
（21、11）差集合巡回多数決符号復号器を示して
いる。
ク図であり、前記(a)の方法を用いて構成された
（21、11）差集合巡回多数決符号復号器を示して
いる。
第１図において、（21、11）差集合巡回多数決
符号復号器は、21段のシフトレジスタ１、複合パ
リテイ検査発生回路２、閾値が３の多数決素子
３、後述する受信データをシフトレジスタ１に入
力するスイツチ４、シフトレジスタ１を巡回シフ
トする際に用いられるスイツチ５および排他的論
理和回路（EX−OR）６から構成される。複合
パリテイ検査発生回路２は５個の複合パリテイ検
査A20,1〜A20,5からなる。
符号復号器は、21段のシフトレジスタ１、複合パ
リテイ検査発生回路２、閾値が３の多数決素子
３、後述する受信データをシフトレジスタ１に入
力するスイツチ４、シフトレジスタ１を巡回シフ
トする際に用いられるスイツチ５および排他的論
理和回路（EX−OR）６から構成される。複合
パリテイ検査発生回路２は５個の複合パリテイ検
査A20,1〜A20,5からなる。
つぎに、この巡回多数決符号復号器の復号手順
（ステツプ１）〜（ステツプ５）を説明する。
（ステツプ１）〜（ステツプ５）を説明する。
なお下記するものに関し、＋の符号は対応する
ビツト毎の２を法とする加算を示す。
ビツト毎の２を法とする加算を示す。
（ステツプ１）
スイツチ４をオン、スイツチ５をオフにして、
21ビツト（r0〜r20）の受信データをシフトレジ
スタ１に全て入力する。この後スイツチ４をオ
フ、スイツチ５をオンにする。
21ビツト（r0〜r20）の受信データをシフトレジ
スタ１に全て入力する。この後スイツチ４をオ
フ、スイツチ５をオンにする。
（ステツプ２）
雑音ビツトe20に直交する５個の複合パリテイ
検査を求める。
検査を求める。
複合パリテイ検査A20,1〜A20,5はそれぞれ、
A20,1＝r9＋r12＋r13＋r18＋r20
A20,2＝r1＋r11＋r14＋r15＋r20
A20,3＝r4＋r6＋r16＋r19＋r20
A20,4＝r0＋r5＋r7＋r17＋r20
A20,5＝r2＋r3＋r8＋r10＋r20
であり、これらは複合パリテイ検査発生回路２内
の複合パリテイ検査A20,1〜A20,5の出力２ａ〜２
ｅとして求まる。
の複合パリテイ検査A20,1〜A20,5の出力２ａ〜２
ｅとして求まる。
（ステツプ３）
複合パリテイ検査発生回路２の出力２ａ〜２ｅ
を多数決素子３に入力する。この後EX−OR６
において、多数決素子３の出力３ａとシフトレジ
スタ１の右端にある受信データの先頭ビツトr20
の出力との排他的論理和を取り、ビツトr20の誤
りを訂正行なう。
を多数決素子３に入力する。この後EX−OR６
において、多数決素子３の出力３ａとシフトレジ
スタ１の右端にある受信データの先頭ビツトr20
の出力との排他的論理和を取り、ビツトr20の誤
りを訂正行なう。
（ステツプ４）
シフトレジスタ１内に格納されている受信デー
タを右に１ビツトシフトすることにより、誤りが
訂正されたビツトr20の出力はEX−OR６の出力
６ａとして出力され、かつ出力６ａは出力データ
として外部に出力されると共に、入力データとし
てスイツチ５を介してシフトレジスタ１の左端に
巡回シフトされ、また２番目のビツトr19をシフ
トレジスタ１の右端に位置させる。
タを右に１ビツトシフトすることにより、誤りが
訂正されたビツトr20の出力はEX−OR６の出力
６ａとして出力され、かつ出力６ａは出力データ
として外部に出力されると共に、入力データとし
てスイツチ５を介してシフトレジスタ１の左端に
巡回シフトされ、また２番目のビツトr19をシフ
トレジスタ１の右端に位置させる。
ビツトr19はビツトr20の復号手順（ステツプ
２）、（ステツプ３）と同様の手順を経て誤り訂正
される。
２）、（ステツプ３）と同様の手順を経て誤り訂正
される。
（ステツプ５）
受信データの残りの各ビツトr18〜r0に対して
は、（ステツプ２）〜（ステツプ４）を繰り返し
行ない、各ビツトの誤り訂正を行なう。
は、（ステツプ２）〜（ステツプ４）を繰り返し
行ない、各ビツトの誤り訂正を行なう。
このように、（ステツプ１）〜（ステツプ５）
を用いて受信データの誤り訂正動作を終了した
後、受信データの全ビツトの誤りが全て訂正され
ていれば、複合パリテイ検査発生回路２の出力２
ａ〜２ｅはすべて「０」となる。
を用いて受信データの誤り訂正動作を終了した
後、受信データの全ビツトの誤りが全て訂正され
ていれば、複合パリテイ検査発生回路２の出力２
ａ〜２ｅはすべて「０」となる。
しかしながら、上記した従来のものは、多数決
素子の閾値が固定されているため、受信系列に加
わる誤りビツトの数が理論上、訂正可能とされる
誤りビツト数を越えた時に、複合パリテイ検査発
生回路の出力が多数決素子の閾値以上となるビツ
ト数が、受信系列に加わつた誤りビツト数を上回
ることがあり、この時においても、多数決素子の
出力結果に基いて受信データの全てのビツトを順
次誤り訂正してしまうため、誤りのないビツトま
でも訂正してしまい、誤り訂正率を悪くしてしま
う欠点がある。
素子の閾値が固定されているため、受信系列に加
わる誤りビツトの数が理論上、訂正可能とされる
誤りビツト数を越えた時に、複合パリテイ検査発
生回路の出力が多数決素子の閾値以上となるビツ
ト数が、受信系列に加わつた誤りビツト数を上回
ることがあり、この時においても、多数決素子の
出力結果に基いて受信データの全てのビツトを順
次誤り訂正してしまうため、誤りのないビツトま
でも訂正してしまい、誤り訂正率を悪くしてしま
う欠点がある。
また、図示はしないが、(b)の方法を用いて構成
された巡回多数決符号復号器においても、多数決
素子の閾値が固定されてあり、かつ多数決素子の
出力結果により受信データの各ビツトを順次誤り
訂正してしまうため、誤りのないビツトも訂正さ
れてしまい、誤り訂正率を悪くしてしまう欠点が
ある。
された巡回多数決符号復号器においても、多数決
素子の閾値が固定されてあり、かつ多数決素子の
出力結果により受信データの各ビツトを順次誤り
訂正してしまうため、誤りのないビツトも訂正さ
れてしまい、誤り訂正率を悪くしてしまう欠点が
ある。
（発明の目的）
本発明は、受信系列に加わつた誤りビツト数が
理論上訂正可能である誤りビツト数を越えた時の
誤り訂正率を向上する巡回多数決符号復号器を提
供することを目的とする。
理論上訂正可能である誤りビツト数を越えた時の
誤り訂正率を向上する巡回多数決符号復号器を提
供することを目的とする。
（発明の構成）
受信系列ro-1，ro-2，…，r0を記憶し、かつ記
憶した前記受信系列を順次シフトする記憶手段
と、この記憶手段の出力端子と接続される排他的
論理和回路と、この排他的論理和回路の出力端子
と前記記憶手段の入力端子との間に介挿される第
１の開閉手段と、前記受信系列のうち、 ro-1，ro-2，…，ro-kを情報点、ro-k-1，ro-k-2，
…，r0を検査点、riに加わる雑音ビツトを雑音ビ
ツトeiとして、前記雑音ビツトに直交する複合パ
リテイの検査を行なう複合パリテイ検査手段と、
この複合パリテイ検査手段による複合パリテイ検
査結果Ai1，Ai2，…，Aij（ｊは符号長ｎ、検査点
ｋにより定まる値）のうち、検査結果が「１」で
あるビツトの算術和Si、（So-1，So-2，…，S0）
を計数する計数手段と、この計数手段の出力の最
大値を記憶する最大値記憶手段と、この最大値記
憶手段の出力値と前記計数手段の出力値とを比較
する比較手段と、チエツク時に前記比較手段の第
１の出力を前記最大値記憶手段に供給する第２の
開閉手段と、訂正時に前記比較手段の第２の出力
を前記排他的論理和回路に供給する第３の開閉手
段とを有する巡回多数決符号復号器。
憶した前記受信系列を順次シフトする記憶手段
と、この記憶手段の出力端子と接続される排他的
論理和回路と、この排他的論理和回路の出力端子
と前記記憶手段の入力端子との間に介挿される第
１の開閉手段と、前記受信系列のうち、 ro-1，ro-2，…，ro-kを情報点、ro-k-1，ro-k-2，
…，r0を検査点、riに加わる雑音ビツトを雑音ビ
ツトeiとして、前記雑音ビツトに直交する複合パ
リテイの検査を行なう複合パリテイ検査手段と、
この複合パリテイ検査手段による複合パリテイ検
査結果Ai1，Ai2，…，Aij（ｊは符号長ｎ、検査点
ｋにより定まる値）のうち、検査結果が「１」で
あるビツトの算術和Si、（So-1，So-2，…，S0）
を計数する計数手段と、この計数手段の出力の最
大値を記憶する最大値記憶手段と、この最大値記
憶手段の出力値と前記計数手段の出力値とを比較
する比較手段と、チエツク時に前記比較手段の第
１の出力を前記最大値記憶手段に供給する第２の
開閉手段と、訂正時に前記比較手段の第２の出力
を前記排他的論理和回路に供給する第３の開閉手
段とを有する巡回多数決符号復号器。
（実施例）
第２図は本発明になる巡回多数決符号復号器の
一実施例のブロツク図であり、前述した(a)の方法
を用いて構成された（21、11）差集合巡回多数決
符号復号器を示している。
一実施例のブロツク図であり、前述した(a)の方法
を用いて構成された（21、11）差集合巡回多数決
符号復号器を示している。
前述したものと同一構成部分には同一符号を付
し、その説明を省略する。
し、その説明を省略する。
第２図において、本発明になる（21、11）差集
合巡回多数決符号復号器は、21段のシフトレジス
タ１（記憶手段）、複合パリテイ検査発生回路２、
スイツチ４、スイツチ５（第１の開閉手段）、排
他的論理和回路（EX−OR）６、複合パリテイ
検査発生回路２の出力２ａ〜２ｅの複合パリテイ
検査結果から「１」であるビツトの算術和を求め
る複合パリテイ検査結果計数カウンタ７、カウン
タ７の出力値のうち最大のものを記憶しておく最
大値レジスタ８、カウンタ７の出力値とレジスタ
８の出力値とを比較し、２つの出力９ａ（第２の
出力）、出力９ｂ（第１の出力）を発生する比較回
路９、EX−OR６の出力を出力するためのスイ
ツチ１０、チエツク時にカウンタ７の最大出力値
をレジスタ８に伝達する論理積回路（AND）１
１、チエツク時に比較回路９の出力９ｂをレジス
タ８に伝達するAND１２（第２の開閉手段）、訂
正時に比較回路９の出力９ａをEX−OR６に伝
達するAND１３（第３の開閉手段）およびイン
バータ１４から構成される。
合巡回多数決符号復号器は、21段のシフトレジス
タ１（記憶手段）、複合パリテイ検査発生回路２、
スイツチ４、スイツチ５（第１の開閉手段）、排
他的論理和回路（EX−OR）６、複合パリテイ
検査発生回路２の出力２ａ〜２ｅの複合パリテイ
検査結果から「１」であるビツトの算術和を求め
る複合パリテイ検査結果計数カウンタ７、カウン
タ７の出力値のうち最大のものを記憶しておく最
大値レジスタ８、カウンタ７の出力値とレジスタ
８の出力値とを比較し、２つの出力９ａ（第２の
出力）、出力９ｂ（第１の出力）を発生する比較回
路９、EX−OR６の出力を出力するためのスイ
ツチ１０、チエツク時にカウンタ７の最大出力値
をレジスタ８に伝達する論理積回路（AND）１
１、チエツク時に比較回路９の出力９ｂをレジス
タ８に伝達するAND１２（第２の開閉手段）、訂
正時に比較回路９の出力９ａをEX−OR６に伝
達するAND１３（第３の開閉手段）およびイン
バータ１４から構成される。
複合パリテイ検査発生回路２は５個の複合パリ
テイ検査A20,1〜A20,5からなる。スイツチ５はシ
フトレジスタ１とEX−OR６との間に介挿され、
訂正時あるいはチエツク時にのみオンとなるスイ
ツチである。
テイ検査A20,1〜A20,5からなる。スイツチ５はシ
フトレジスタ１とEX−OR６との間に介挿され、
訂正時あるいはチエツク時にのみオンとなるスイ
ツチである。
つぎに、本発明になる巡回多数決符号復号器の
復号手順（ステツプ１）〜（ステツプ11）を説明
する。
復号手順（ステツプ１）〜（ステツプ11）を説明
する。
（ステツプ１）
スイツチ４をオン、スイツチ５，１０をオフに
して21ビツト（r0〜r20）の受信データをシフト
レジスタ１に全て入力する。この後スイツチ４を
オフ、スイツチ５をオンにする。スイツチ１０は
オフである。
して21ビツト（r0〜r20）の受信データをシフト
レジスタ１に全て入力する。この後スイツチ４を
オフ、スイツチ５をオンにする。スイツチ１０は
オフである。
（ステツプ２）
最大値レジスタクリアー信号で最大値レジスタ
８の内容を初期化「０」する。そして訂正／チエ
ツク信号をチエツクとする。
８の内容を初期化「０」する。そして訂正／チエ
ツク信号をチエツクとする。
訂正／チエツク信号はこの信号がハイレベル
（「１」）のときは訂正信号として、ローレベル
（「０」）のときにはチエツク信号としてインバー
タ１４に供給される信号である。
（「１」）のときは訂正信号として、ローレベル
（「０」）のときにはチエツク信号としてインバー
タ１４に供給される信号である。
（ステツプ３）
雑音ビツトe20に直交する５個の複合パリテイ
検査を求める。複合パリテイ検査A20,1〜A20,5は
それぞれ、 A20,1＝r9＋r12＋r13＋r18＋r20 A20,2＝r1＋r11＋r14＋r15＋r20 A20,3＝r4＋r6＋r16＋r19＋r20 A20,4＝r0＋r5＋r7＋r17＋r20 A20,5＝r2＋r3＋r8＋r10＋r20 であり、これらは複合パリテイ検査発生回路２内
の複合パリテイ検査A20,1〜A20,5の出力２ａ〜２
ｅとして求まる。
検査を求める。複合パリテイ検査A20,1〜A20,5は
それぞれ、 A20,1＝r9＋r12＋r13＋r18＋r20 A20,2＝r1＋r11＋r14＋r15＋r20 A20,3＝r4＋r6＋r16＋r19＋r20 A20,4＝r0＋r5＋r7＋r17＋r20 A20,5＝r2＋r3＋r8＋r10＋r20 であり、これらは複合パリテイ検査発生回路２内
の複合パリテイ検査A20,1〜A20,5の出力２ａ〜２
ｅとして求まる。
複合パリテイ検査A20,1〜A20,5の出力２ａ〜２
ｅを複合パリテイ検査結果計数カウンタ７に入力
する。そうするとカウンタの出力７ａは複合パリ
テイ検査発生回路２の出力２ａ〜２ｅの複合パリ
テイ検査結果「１」であるビツトの算術和とな
る。
ｅを複合パリテイ検査結果計数カウンタ７に入力
する。そうするとカウンタの出力７ａは複合パリ
テイ検査発生回路２の出力２ａ〜２ｅの複合パリ
テイ検査結果「１」であるビツトの算術和とな
る。
（ステツプ４）
複合パリテイ検査結果計数カウンタ７の出力７
ａと最大値レジスタ８の出力８ａとを比較回路９
に供給し、ここでカウンタ７の出力値と最大値レ
ジスタ８の出力値との大小を比較する。
ａと最大値レジスタ８の出力８ａとを比較回路９
に供給し、ここでカウンタ７の出力値と最大値レ
ジスタ８の出力値との大小を比較する。
カウンタ７の出力値＞レジスタ８の出力値
の時に限り、AND１１を介して最大値レジスタ
８の内容はカウンタ７の出力７ａで書き換えられ
る。
８の内容はカウンタ７の出力７ａで書き換えられ
る。
（ステツプ５）
シフトレジスタ１内に格納されている受信デー
タを右に１ビツトシフトし２番目のビツトr19を
シフトレジスタ１の右端に位置させる。この結
果、ビツトr19は（ステツプ３）、（ステツプ４）
と同様の手順を経て複合パリテイ検査結果の計数
値の最大値を記憶する。
タを右に１ビツトシフトし２番目のビツトr19を
シフトレジスタ１の右端に位置させる。この結
果、ビツトr19は（ステツプ３）、（ステツプ４）
と同様の手順を経て複合パリテイ検査結果の計数
値の最大値を記憶する。
（ステツプ６）
受信データの残りの各ビツトr18〜r0に対して
は、（ステツプ３）〜（ステツプ５）の手順を21
回を繰り返し行ない、複合パリテイ検査結果の計
数値の最大値を記憶を行なう。
は、（ステツプ３）〜（ステツプ５）の手順を21
回を繰り返し行ない、複合パリテイ検査結果の計
数値の最大値を記憶を行なう。
この結果、最大値レジスタ８には複合パリテイ
検査結果計数カウンタ７の出力値の最大のものが
メモリされることになる。
検査結果計数カウンタ７の出力値の最大のものが
メモリされることになる。
前述した（ステツプ１）〜（ステツプ６）まで
の手順は、５個の複合パリテイ検査をチエツクす
るだけで受信データの誤り訂正を行なつていな
い。すなわち、シフトレジスタ１を右へ21回シフ
トした後、シフトレジスタ１内に格納されている
受信データの状態は（ステツプ１）を実行した後
の状態と同じとなる。
の手順は、５個の複合パリテイ検査をチエツクす
るだけで受信データの誤り訂正を行なつていな
い。すなわち、シフトレジスタ１を右へ21回シフ
トした後、シフトレジスタ１内に格納されている
受信データの状態は（ステツプ１）を実行した後
の状態と同じとなる。
（ステツプ７）
訂正／チエツク信号を訂正とする。
（ステツプ８）
（ステツプ３）と同様の処理を行なう。
すなわち、雑音ビツトe20に直交する５個の複
合パリテイ検査A20,1〜A20,5の出力２ａ〜２ｅを
カウンタ７に入力する。
合パリテイ検査A20,1〜A20,5の出力２ａ〜２ｅを
カウンタ７に入力する。
（ステツプ９）
複合パリテイ検査結果計数カウンタ７の出力７
ａを一方の入力とし最大値レジスタ８の出力８ａ
を他方の入力として、この両信号を比較回路９に
供給しここでカウンタ７の出力値とレジスタ８の
出力値との大小を比較する。
ａを一方の入力とし最大値レジスタ８の出力８ａ
を他方の入力として、この両信号を比較回路９に
供給しここでカウンタ７の出力値とレジスタ８の
出力値との大小を比較する。
カウンタ７の出力値≧レジスタ８の出力値
この時に限り、AND１３を介して比較回路９
の出力９ａがEX−OR６に供給されることにな
り、シフトレジスタ１の右端にある受信データの
先頭ビツトr20の誤りが訂正される。すなわち、
比較回路９は最大値レジスタ８のメモリ内容を閾
値とする多数決素子として作用するのである。
の出力９ａがEX−OR６に供給されることにな
り、シフトレジスタ１の右端にある受信データの
先頭ビツトr20の誤りが訂正される。すなわち、
比較回路９は最大値レジスタ８のメモリ内容を閾
値とする多数決素子として作用するのである。
（ステツプ10）
シフトレジスタ１内に格納されている受信デー
タを右に１ビツトシフトして、２番目のビツト
r19をシフトレジスタ１の右端に位置させる。こ
の結果、ビツトr19の出力は（ステツプ８）〜
（ステツプ９）と同様の手順を経て誤り訂正され
る。
タを右に１ビツトシフトして、２番目のビツト
r19をシフトレジスタ１の右端に位置させる。こ
の結果、ビツトr19の出力は（ステツプ８）〜
（ステツプ９）と同様の手順を経て誤り訂正され
る。
（ステツプ11）
受信データの残りの各ビツトr18〜r0に対して、
手順（ステツプ８）〜（ステツプ10）を全部で21
ビツトが復号されるまで繰り返す。
手順（ステツプ８）〜（ステツプ10）を全部で21
ビツトが復号されるまで繰り返す。
（ステツプ１）〜（ステツプ11）を行なつた結
果、21ビツト（r0〜r20）の受信データの誤りが
全て訂正されていれば、カウンタ７の出力７ａは
すべて「０」となるので、この時スイツチ５をオ
フ、スイツチ１０をオンにしてシフトレジスタ１
内に格納されている受信データを出力する。
果、21ビツト（r0〜r20）の受信データの誤りが
全て訂正されていれば、カウンタ７の出力７ａは
すべて「０」となるので、この時スイツチ５をオ
フ、スイツチ１０をオンにしてシフトレジスタ１
内に格納されている受信データを出力する。
カウンタ７の出力７ａがすべて「０」にならな
い場合には、シフトレジスタ１内に格納されてい
る訂正結果をスイツチ４を介してシフトレジスタ
１に供給される新たな受信データとして、（ステ
ツプ２）〜（ステツプ11）の手順を繰り返す。
い場合には、シフトレジスタ１内に格納されてい
る訂正結果をスイツチ４を介してシフトレジスタ
１に供給される新たな受信データとして、（ステ
ツプ２）〜（ステツプ11）の手順を繰り返す。
上述したように、本発明になる巡回多数決符号
復号器を用いて受信系列に加えられている誤りを
訂正する際においては、まず、21ビツト（r0〜
r20）の受信データ全体について、それぞれの複
合パリテイ検査結果計数カウンタ７の出力７ａを
求め、かつその最大値を求めた後、この最大値を
多数決素子の閾値として採用して受信データの誤
り訂正を行なうため、誤りのあるビツトから訂正
していく可能性が大きくなり、誤りのないビツト
を誤りのあるビツトとして判定する確率が低くな
ると共に、誤りを増殖し、致命的な受信データエ
ラーが発生する確率が低くなるため、受信系列に
加わつた誤りビツト数が、理論上、訂正可能であ
る誤りビツト数を越えた時の誤り訂正率を向上さ
せることができる。
復号器を用いて受信系列に加えられている誤りを
訂正する際においては、まず、21ビツト（r0〜
r20）の受信データ全体について、それぞれの複
合パリテイ検査結果計数カウンタ７の出力７ａを
求め、かつその最大値を求めた後、この最大値を
多数決素子の閾値として採用して受信データの誤
り訂正を行なうため、誤りのあるビツトから訂正
していく可能性が大きくなり、誤りのないビツト
を誤りのあるビツトとして判定する確率が低くな
ると共に、誤りを増殖し、致命的な受信データエ
ラーが発生する確率が低くなるため、受信系列に
加わつた誤りビツト数が、理論上、訂正可能であ
る誤りビツト数を越えた時の誤り訂正率を向上さ
せることができる。
上記した本発明の実施例は、前述した(a)の方法
を用いて構成された巡回多数決符号復号器であ
り、そしてここでは詳述しないが、本発明は前述
した(b)の方法を用いて構成されたものにも適用で
きるのは言うまでもない。
を用いて構成された巡回多数決符号復号器であ
り、そしてここでは詳述しないが、本発明は前述
した(b)の方法を用いて構成されたものにも適用で
きるのは言うまでもない。
また、上記したものは、（21、11）差集合巡回
多数決符号復号器を実施例としているのである
が、本発明はこの復号器のみに限定されるもので
はない。
多数決符号復号器を実施例としているのである
が、本発明はこの復号器のみに限定されるもので
はない。
第３図は従来の巡回多数決符号復号器と本発明
になる巡回多数決符号復号器とのそれぞれの訂正
率を比較したグラフであり、どちらのものも前述
した(a)の方法を用いて構成された（73、45）差集
合巡回多数決符号復号器である。理論上の誤りビ
ツト数は４、1000回のシユミレーシヨンを行なつ
た結果を示したグラフである。
になる巡回多数決符号復号器とのそれぞれの訂正
率を比較したグラフであり、どちらのものも前述
した(a)の方法を用いて構成された（73、45）差集
合巡回多数決符号復号器である。理論上の誤りビ
ツト数は４、1000回のシユミレーシヨンを行なつ
た結果を示したグラフである。
破線は従来の巡回多数決符号復号器の訂正率
であり、実線は本発明になる巡回多数決符号復
号器の訂正率である。本発明の訂正率のほうが
従来の訂正率に比べて、理論上の誤りビツト数
を越えたときの訂正率が向上していることがわか
る。
であり、実線は本発明になる巡回多数決符号復
号器の訂正率である。本発明の訂正率のほうが
従来の訂正率に比べて、理論上の誤りビツト数
を越えたときの訂正率が向上していることがわか
る。
（発明の効果）
本発明は、受信系列に加わつた誤りビツト数が
理論上訂正可能である誤りビツト数を越えた時の
誤り訂正率を向上する巡回多数決符号復号器を提
供でき、受信系列に加えられている誤りを訂正す
る際において、まず受信系列全体について、それ
ぞれの複合パリテイ検査結果を求め、かつその最
大値を求めた後、この最大値を多数決素子の閾値
として採用することにより、受信データの誤り訂
正を行なうから、誤りのあるビツトから訂正して
いく可能性が大きくなり、誤りのないビツトを誤
りのあるビツトとして判定する確率が低くなると
共に、誤りを増殖し致命的な受信データエラーが
発生する確率が低くなるため、受信系列に加わつ
た誤りビツト数が、理論上、訂正可能である誤り
ビツト数を越えた時の誤り訂正率を向上させるこ
とができる等の効果を有する。
理論上訂正可能である誤りビツト数を越えた時の
誤り訂正率を向上する巡回多数決符号復号器を提
供でき、受信系列に加えられている誤りを訂正す
る際において、まず受信系列全体について、それ
ぞれの複合パリテイ検査結果を求め、かつその最
大値を求めた後、この最大値を多数決素子の閾値
として採用することにより、受信データの誤り訂
正を行なうから、誤りのあるビツトから訂正して
いく可能性が大きくなり、誤りのないビツトを誤
りのあるビツトとして判定する確率が低くなると
共に、誤りを増殖し致命的な受信データエラーが
発生する確率が低くなるため、受信系列に加わつ
た誤りビツト数が、理論上、訂正可能である誤り
ビツト数を越えた時の誤り訂正率を向上させるこ
とができる等の効果を有する。
第１図は従来の巡回多数決符号復号器のブロツ
ク図、第２図は本発明になる巡回多数決符号復号
器の一実施例のブロツク図、第３図は従来の巡回
多数決符号復号器と本発明になる巡回多数決符号
復号器とのそれぞれの訂正率とを比較したグラフ
である。 １……シフトレジスタ、２……複合パリテイ検
査発生回路、３……多数決素子、４，５，１０…
…スイツチ、６……排他的論理和回路（EX−
OR）、７……複合パリテイ検査結果計数カウン
タ、８……最大値レジスタ、９……比較回路、１
１，１２，１３……論理積回路（AND）、１４…
…インバータ。
ク図、第２図は本発明になる巡回多数決符号復号
器の一実施例のブロツク図、第３図は従来の巡回
多数決符号復号器と本発明になる巡回多数決符号
復号器とのそれぞれの訂正率とを比較したグラフ
である。 １……シフトレジスタ、２……複合パリテイ検
査発生回路、３……多数決素子、４，５，１０…
…スイツチ、６……排他的論理和回路（EX−
OR）、７……複合パリテイ検査結果計数カウン
タ、８……最大値レジスタ、９……比較回路、１
１，１２，１３……論理積回路（AND）、１４…
…インバータ。
Claims (1)
- １ 受信系列ro-1，ro-2，…，r0を記憶し、かつ
記憶した前記受信系列を順次シフトする記憶手段
と、この記憶手段の出力端子と接続される排他的
論理和回路と、この排他的論理和回路の出力端子
と前記記憶手段の入力端子との間に介挿される第
１の開閉手段と、前記受信系列のうち、ro-1，
ro-2，…，ro-kを情報点、ro-k-1，ro-k-2，…，r0
を検査点、riに加わる雑音ビツトを雑音ビツトei
として、前記雑音ビツトに直交する複合パリテイ
の検査を行なう複合パリテイ検査手段と、この複
合パリテイ検査手段による複合パリテイ検査結果
Ai1，Ai2，…，Aij（ｊは符号長ｎ、検査点ｋによ
る定まる値）のうち、検査結果が「１」であるビ
ツトの算術和Si，So-1，So-2，…，S0を計数する
計数手段と、この計数手段の出力の最大値を記憶
する最大値記憶手段と、この最大値記憶手段の出
力値と前記計数手段の出力値とを比較する比較手
段と、チエツク時に前記比較手段の第１の出力を
前記最大値記憶手段に供給する第２の開閉手段
と、訂正時に前記比較手段の第２の出力を前記排
他的論理和回路に供給する第３の開閉手段とを有
する巡回多数決符号復号器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4867984A JPS60192423A (ja) | 1984-03-14 | 1984-03-14 | 巡回多数決符号復号器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4867984A JPS60192423A (ja) | 1984-03-14 | 1984-03-14 | 巡回多数決符号復号器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60192423A JPS60192423A (ja) | 1985-09-30 |
| JPH0113249B2 true JPH0113249B2 (ja) | 1989-03-06 |
Family
ID=12810002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4867984A Granted JPS60192423A (ja) | 1984-03-14 | 1984-03-14 | 巡回多数決符号復号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60192423A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2573180B2 (ja) * | 1986-04-22 | 1997-01-22 | 日本放送協会 | 誤り訂正復号装置 |
| JP2671581B2 (ja) * | 1990-08-24 | 1997-10-29 | 日本電気株式会社 | 逐次復号装置 |
-
1984
- 1984-03-14 JP JP4867984A patent/JPS60192423A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60192423A (ja) | 1985-09-30 |
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