JPH01136421A - 誤り補正を改良したサブレンジングａ／ｄコンバータ - Google Patents
誤り補正を改良したサブレンジングａ／ｄコンバータInfo
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- JPH01136421A JPH01136421A JP63254709A JP25470988A JPH01136421A JP H01136421 A JPH01136421 A JP H01136421A JP 63254709 A JP63254709 A JP 63254709A JP 25470988 A JP25470988 A JP 25470988A JP H01136421 A JPH01136421 A JP H01136421A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアナログからデジタル（Ａ／Ｄ）へのコンバー
タに関する。特に、本発明は少なくとも１２ビツト分解
能までの高速変換が可能で、集積回路（ＩＣ）チップと
してモノリシックに構成されるコンバータに関する。
タに関する。特に、本発明は少なくとも１２ビツト分解
能までの高速変換が可能で、集積回路（ＩＣ）チップと
してモノリシックに構成されるコンバータに関する。
従来からモノリシックＡ／Ｄコンバータトシては多種多
様のものが提案されているが、分解能が少なくとも１２
ビツトの高速変換が可能なものはない。例えば、出力ビ
ットが基本的にはすべて同時に決定されるいわゆる「フ
ラッシュコンバータ」を用いて高速変換を行うことが知
られているが、フラッシュコンバータで所望の１２ビツ
ト分解能を達成するには、２＋Ｑ−１（すなわち４０９
５）個の比較器（ｃｏＢａｒａｔｏｒｓ）が必要となり
、モノリシック構成においては実用的でない。
様のものが提案されているが、分解能が少なくとも１２
ビツトの高速変換が可能なものはない。例えば、出力ビ
ットが基本的にはすべて同時に決定されるいわゆる「フ
ラッシュコンバータ」を用いて高速変換を行うことが知
られているが、フラッシュコンバータで所望の１２ビツ
ト分解能を達成するには、２＋Ｑ−１（すなわち４０９
５）個の比較器（ｃｏＢａｒａｔｏｒｓ）が必要となり
、モノリシック構成においては実用的でない。
フラッシュコンバータにおいて、第１サイクルで、より
桁数の高いビットの最初の１群を決定し、続くサイクル
でより桁の低いビット群を各々決定することにより、一
連のサイクル中に展開されたデジタル出力の合成出力と
して最終的なデジタル出力信号を発生させることからな
−る一連の「サブレンジング」サイクルによってフラ
ッシュコンバータを作動させることで、コンバータ中の
比較器の総数を減らす方法も公知である。各サイクルの
終りに、フラッシュコンバータのデジタル出力をＤ／Ａ
コンバータに送り、ここでアナログ出力信号を発生させ
てこれをアナログ入力信号から減算することにより、次
のサイクルで変換される「残余」エラー信号を発生させ
る。このようなサブレンジングサイクルでフラッシュコ
ンバータによって展開されるビット数は最終的な合成デ
ジタル出力のビット数にくらべごくわずかにすぎず、従
って比較器の数もより少なくてすむ。
桁数の高いビットの最初の１群を決定し、続くサイクル
でより桁の低いビット群を各々決定することにより、一
連のサイクル中に展開されたデジタル出力の合成出力と
して最終的なデジタル出力信号を発生させることからな
−る一連の「サブレンジング」サイクルによってフラ
ッシュコンバータを作動させることで、コンバータ中の
比較器の総数を減らす方法も公知である。各サイクルの
終りに、フラッシュコンバータのデジタル出力をＤ／Ａ
コンバータに送り、ここでアナログ出力信号を発生させ
てこれをアナログ入力信号から減算することにより、次
のサイクルで変換される「残余」エラー信号を発生させ
る。このようなサブレンジングサイクルでフラッシュコ
ンバータによって展開されるビット数は最終的な合成デ
ジタル出力のビット数にくらべごくわずかにすぎず、従
って比較器の数もより少なくてすむ。
かかるサブレンジングＡ／Ｄコンバータの原理は周知で
あるが、モノリシック形式の１２ビツト（あるいはそれ
以上の分解能）コンバータには充分な市場性を備えたも
のはない。かかるコンバータの技術要件の検討から、精
度、分解能、−速度の必須要件を満たすコンバータを製
造するには、数多くの重大な問題を解決しなければなら
ず、本発明の目的もそこにある。
あるが、モノリシック形式の１２ビツト（あるいはそれ
以上の分解能）コンバータには充分な市場性を備えたも
のはない。かかるコンバータの技術要件の検討から、精
度、分解能、−速度の必須要件を満たすコンバータを製
造するには、数多くの重大な問題を解決しなければなら
ず、本発明の目的もそこにある。
とりわけ問題なのは、フラッシュコンバータが展開した
デジタル出力のビットの誤りを補正する点である。従来
の誤り訂正方法は複雑で手間がかかり、モノリシックに
簡単に行うという訳には行かなかった。
デジタル出力のビットの誤りを補正する点である。従来
の誤り訂正方法は複雑で手間がかかり、モノリシックに
簡単に行うという訳には行かなかった。
本発明のその他の目的、特徴、利点は、添付の図表を参
考に以下の記載をよめば一層明白になろう。
考に以下の記載をよめば一層明白になろう。
本発明の好ましい実施例を以下に詳述するが、本発明に
より上記ならびにその他の問題点が解決あるいは大幅に
改善された。この好ましい実施例により、少なくとも４
サイクルで作動可能なサブレンジングコンバータが得ら
れる。１２ビツトコンバータとして、各サイクルは最終
出力信号のうち、３つのビットを展開する。
より上記ならびにその他の問題点が解決あるいは大幅に
改善された。この好ましい実施例により、少なくとも４
サイクルで作動可能なサブレンジングコンバータが得ら
れる。１２ビツトコンバータとして、各サイクルは最終
出力信号のうち、３つのビットを展開する。
好ましい実施例のフラッシュコンバータはサイクル毎に
４ビツト発生するが、実際には最終デジタル出力のうち
３ビツトだけが１サイクルで発生される。余剰ビット（
第２〜第４サイクル中に発生した４ビツトのうちの最上
位ビット）によって与えられる追加レンジが、高精度高
速変換を可能にする。この余剰ビットの電流レベルは前
段サイクルでの最下位ビット（ＬＳＢ）と同レベルであ
る。換言すれば、最上位ビットは前段のＬＳＢに「オー
バラップ」しており、フラッシュコンバータによって設
定されて前段のフラッシュコード中にすでに設定されて
いるビットを変更することなく正しい結果が出せるよう
になっている。
４ビツト発生するが、実際には最終デジタル出力のうち
３ビツトだけが１サイクルで発生される。余剰ビット（
第２〜第４サイクル中に発生した４ビツトのうちの最上
位ビット）によって与えられる追加レンジが、高精度高
速変換を可能にする。この余剰ビットの電流レベルは前
段サイクルでの最下位ビット（ＬＳＢ）と同レベルであ
る。換言すれば、最上位ビットは前段のＬＳＢに「オー
バラップ」しており、フラッシュコンバータによって設
定されて前段のフラッシュコード中にすでに設定されて
いるビットを変更することなく正しい結果が出せるよう
になっている。
この補償をアナログ方式で行えるところが利点となって
いる。すなわち、システム全体のうち１２ビツトＤＡＣ
を構成している部分が１５のビット電流ソースを有する
構成となっている。余分の電流ソース３個が、基本の１
２ビツトコンバータのビット３，６および９の電流ソー
ス用予備となる。１５のビット電流ソースはすべてＤＡ
Ｃの一部を構成する１５ビツトレジスタで制御できる。
いる。すなわち、システム全体のうち１２ビツトＤＡＣ
を構成している部分が１５のビット電流ソースを有する
構成となっている。余分の電流ソース３個が、基本の１
２ビツトコンバータのビット３，６および９の電流ソー
ス用予備となる。１５のビット電流ソースはすべてＤＡ
Ｃの一部を構成する１５ビツトレジスタで制御できる。
前段サイクルで設定されたビットの効果を補償しなけれ
ばならない場合、前に設定したビットを変えることなく
次のサイクル中に行うことができる。従ってサイクル間
でデジタル合算する必要がない。
ばならない場合、前に設定したビットを変えることなく
次のサイクル中に行うことができる。従ってサイクル間
でデジタル合算する必要がない。
好ましい実施例を作動するには、通常のビット電流ソー
スを変換開始時にオンにし、オーバラップビット電流ソ
ースをオフにする。第２から第４サイクルまでの間、前
段サイクルで生じた残余が正になるとオーバーラツプビ
ット（４ビツト群のうち最上位ビット）と他の３ビツト
がオンとなるが、残余が負の場合は、オーバーラツプビ
ットをオンにすることなく４ビツト群の他の３ビツトを
設定することで対応できる。
スを変換開始時にオンにし、オーバラップビット電流ソ
ースをオフにする。第２から第４サイクルまでの間、前
段サイクルで生じた残余が正になるとオーバーラツプビ
ット（４ビツト群のうち最上位ビット）と他の３ビツト
がオンとなるが、残余が負の場合は、オーバーラツプビ
ットをオンにすることなく４ビツト群の他の３ビツトを
設定することで対応できる。
本実施例は、さらに高分解能を有する第５のサイクルで
も演算を行うことができ、例えば残余および基準抵抗ネ
ットワーク中を流れる基準電流をさらに下げることによ
って高分解能を得ることができる。これにより２つの追
加ビット出力を発生して１４ビツトコンバータとしたり
、あるいは１２ビツトコンバータの歩留をさらに上げる
ことが可能になる。
も演算を行うことができ、例えば残余および基準抵抗ネ
ットワーク中を流れる基準電流をさらに下げることによ
って高分解能を得ることができる。これにより２つの追
加ビット出力を発生して１４ビツトコンバータとしたり
、あるいは１２ビツトコンバータの歩留をさらに上げる
ことが可能になる。
好ましい実施例の説明
先ず第１図左端を参照すると、変換の対象となるアナロ
グ信号（１）は、通常の時間的制御信号を有するサンプ
ル／保持増幅機（ＳＨＡ）（１２）の入力端子（ｌＯ）
に供給される。ＳＨＡ出力は語術のアナログ／デジタル
変換を行うのに充分な時間、そのサンプルレベルに保持
される。
グ信号（１）は、通常の時間的制御信号を有するサンプ
ル／保持増幅機（ＳＨＡ）（１２）の入力端子（ｌＯ）
に供給される。ＳＨＡ出力は語術のアナログ／デジタル
変換を行うのに充分な時間、そのサンプルレベルに保持
される。
サンプルレベルは、ＳＨＡ制御信号に呼応して定期的に
更新される。
更新される。
ＳＨＡの出力は抵抗器（１４）に送られ、通常（１８）
として示す残余増幅器の入力端子として機能する加算ノ
ード（１６）に対応する電流を発生させる。増幅器（１
８）内では、加算ノード（ＩＧ）はＯＰアンプ（２０）
の反転入力に接続している。このＯＰアンプ（２０）の
出力はメークビフォアブレークゲインスイッチ（２２）
に送られ、スイッチ（２２）はｏＰアンプ出力をトラン
ジスタ増幅器（２４）、（２６）のいずれか一方のベー
スに選択的に接続す２つのトランジスタのエミッタは加
算ノード（１Ｂ）に返還されて、ＯＰアンプ（２０）を
めぐる帰還回路が完結する。トランジスタのコレクタは
、オーム抵抗の比が１：６４（７）負荷抵抗器ＲＧ （
２８，３０）を各々通ってＶｃｃ（８，５ボルト）に接
続している。
として示す残余増幅器の入力端子として機能する加算ノ
ード（１６）に対応する電流を発生させる。増幅器（１
８）内では、加算ノード（ＩＧ）はＯＰアンプ（２０）
の反転入力に接続している。このＯＰアンプ（２０）の
出力はメークビフォアブレークゲインスイッチ（２２）
に送られ、スイッチ（２２）はｏＰアンプ出力をトラン
ジスタ増幅器（２４）、（２６）のいずれか一方のベー
スに選択的に接続す２つのトランジスタのエミッタは加
算ノード（１Ｂ）に返還されて、ＯＰアンプ（２０）を
めぐる帰還回路が完結する。トランジスタのコレクタは
、オーム抵抗の比が１：６４（７）負荷抵抗器ＲＧ （
２８，３０）を各々通ってＶｃｃ（８，５ボルト）に接
続している。
加算／−Ｐ（１（ｆ）はＤ／Ａ：＋ンバータ（ＤＡＣ）
（３２）の出力にも接続しており、ＤＡＣへのデジタル
入力は後述の方法によりフラッシュコンバータ（３４）
によって制御される。ＤＡＣ出力電流Ｉゎ。。を抵抗器
（１４）中を流れる入力電流から減算して、加算ノード
にエラー、すなわち「残余」信号を発生させる。バイア
ス電流ソース（３６）も加算ノード（１Ｂ）に接続され
ており、あらゆる入力条件下で電流が選択されたトラン
ジスタ（２Ｇ）または（２４）を流れてトランジスタが
線形作動領域にとどまれるようになっている。
（３２）の出力にも接続しており、ＤＡＣへのデジタル
入力は後述の方法によりフラッシュコンバータ（３４）
によって制御される。ＤＡＣ出力電流Ｉゎ。。を抵抗器
（１４）中を流れる入力電流から減算して、加算ノード
にエラー、すなわち「残余」信号を発生させる。バイア
ス電流ソース（３６）も加算ノード（１Ｂ）に接続され
ており、あらゆる入力条件下で電流が選択されたトラン
ジスタ（２Ｇ）または（２４）を流れてトランジスタが
線形作動領域にとどまれるようになっている。
このような条件下では、出力スイヂチ（２２）によって
選択されたトランジスタ（２４）あるいは（２Ｂ）を流
れる電流は、加算ノード（１６）での残余信号と直接一
致する。選択されたトランジスタはこのようにしてその
出力ライン（３８）、（４０）に残余信号と対応する増
幅出力電圧信号を発生させる。この増幅電圧信号の大き
さは、トランジスタ（２４）、（２Ｂ）ならびにこれに
関連する負荷抵抗器Ｒ０のうちいずれか選択されるかに
よる。
選択されたトランジスタ（２４）あるいは（２Ｂ）を流
れる電流は、加算ノード（１６）での残余信号と直接一
致する。選択されたトランジスタはこのようにしてその
出力ライン（３８）、（４０）に残余信号と対応する増
幅出力電圧信号を発生させる。この増幅電圧信号の大き
さは、トランジスタ（２４）、（２Ｂ）ならびにこれに
関連する負荷抵抗器Ｒ０のうちいずれか選択されるかに
よる。
ある一定の残余信号に対し、トランジスタ（２Ｂ）から
の出力信号はトランジスタ（２４）の出力信号に比べ、
６４倍の大きさの増幅残余信号を出す。
の出力信号はトランジスタ（２４）の出力信号に比べ、
６４倍の大きさの増幅残余信号を出す。
出力ライン（３８）、 （４Ｇ）は、各バッファトラン
ジスタ（４２）（４４）と共有トランジスタ（４Ｂ）を
介して、フラッシュコンバータ用入力抵抗ネットワーク
（５０）に連結している。バッファトランジスタ（４２
）（４４）は、スイッチ（２２）がトランジスタ増幅器
（２４）、（２Ｂ）のいずれを選択するかによって、そ
のうちの１つだけがある時点で作動することになる。例
えば、スイッチ（２２）がもう一方の接続パス（第１Ａ
図でｉ作動しない状態として示す）に切換られて左側の
トランジスタ増幅器・（２４）がオフになると、出力ラ
イン（３８）に接続される左側の負荷抵抗器Ｒ０には電
流が流れない。
ジスタ（４２）（４４）と共有トランジスタ（４Ｂ）を
介して、フラッシュコンバータ用入力抵抗ネットワーク
（５０）に連結している。バッファトランジスタ（４２
）（４４）は、スイッチ（２２）がトランジスタ増幅器
（２４）、（２Ｂ）のいずれを選択するかによって、そ
のうちの１つだけがある時点で作動することになる。例
えば、スイッチ（２２）がもう一方の接続パス（第１Ａ
図でｉ作動しない状態として示す）に切換られて左側の
トランジスタ増幅器・（２４）がオフになると、出力ラ
イン（３８）に接続される左側の負荷抵抗器Ｒ０には電
流が流れない。
従ってバッファトランジスタ（４２）が切れ、共有トラ
ンジスタ（４６）のベースはもう１つのトランジスタ（
４４）の出力によって制御されることになる。
ンジスタ（４６）のベースはもう１つのトランジスタ（
４４）の出力によって制御されることになる。
ネットワーク（５０）は右端に分圧器として働く一連の
等価抵抗器（５２）を含み、各抵抗器間にはフラッシュ
コンバータの一部を形−成してい６１５個の比較器の各
入力端子に延びる信号ライン（５４）用として出力ノー
ドが設けられている、電流ソース（５８）がネットワー
ク（５０）の下端と接続しているため、分圧器（５２）
に電流が生じ、これらの間に所定のノード間タップ電圧
を設定する。
等価抵抗器（５２）を含み、各抵抗器間にはフラッシュ
コンバータの一部を形−成してい６１５個の比較器の各
入力端子に延びる信号ライン（５４）用として出力ノー
ドが設けられている、電流ソース（５８）がネットワー
ク（５０）の下端と接続しているため、分圧器（５２）
に電流が生じ、これらの間に所定のノード間タップ電圧
を設定する。
スイッチ（８０）でネットワークへの電流ソースの印加
点を変えることにより、分圧器を流れる電流を変える。
点を変えることにより、分圧器を流れる電流を変える。
好ましい態様の実施例の１つでは、スイッチ（Ｂｏ）を
図示の位置にした場合、分圧器（５２）に１２５μＡの
電流が生じた。この結果、抵抗器の値Ｒ＝５／８にで分
圧器ノード間に７８．１２ ｍｖが生じた。スイッチ（
ＢＯ）をもう一方の位置にとると、分圧器の電流は８：
！の比で１５．８２μＡに減少し、分圧器ノード間には
９．７８ｍｖが生じた。
図示の位置にした場合、分圧器（５２）に１２５μＡの
電流が生じた。この結果、抵抗器の値Ｒ＝５／８にで分
圧器ノード間に７８．１２ ｍｖが生じた。スイッチ（
ＢＯ）をもう一方の位置にとると、分圧器の電流は８：
！の比で１５．８２μＡに減少し、分圧器ノード間には
９．７８ｍｖが生じた。
入力トランジスタ（４６）に送られた残余信号は、残余
信号の大きさ（および符号）に応じて分圧器頂部の電圧
を変える。すなわち、分圧器ノードに生じた電圧は、残
余信号の変動に合せて一斉に上下に移動するが、その間
ノード間差動電圧は同じままで維持されている。
信号の大きさ（および符号）に応じて分圧器頂部の電圧
を変える。すなわち、分圧器ノードに生じた電圧は、残
余信号の変動に合せて一斉に上下に移動するが、その間
ノード間差動電圧は同じままで維持されている。
対称平衡入力を比較器（５６）に送るために、前述のネ
ットワーク（５０）と同じ抵抗器ネットワーク（５０Ａ
）によって基準電圧を右側の比較器端子に供給する。こ
の基準ネットワークにも、スイッチ（ＢＯ）と同じよう
なスイッチ（８０Ａ）を介してソース（５８）と同じ電
流ソース（５８Ａ）により電流が送られる。基準ネット
ワークは、残余ネットワーク（５０）の駆動に用いたも
のと同じ構成の増幅器とゲイン変更スイッチ（２２Ａ）
を用いて駆動するものであり、図面では同様の構成要素
には同一参照番号とＡを付して表示する。
ットワーク（５０）と同じ抵抗器ネットワーク（５０Ａ
）によって基準電圧を右側の比較器端子に供給する。こ
の基準ネットワークにも、スイッチ（ＢＯ）と同じよう
なスイッチ（８０Ａ）を介してソース（５８）と同じ電
流ソース（５８Ａ）により電流が送られる。基準ネット
ワークは、残余ネットワーク（５０）の駆動に用いたも
のと同じ構成の増幅器とゲイン変更スイッチ（２２Ａ）
を用いて駆動するものであり、図面では同様の構成要素
には同一参照番号とＡを付して表示する。
１５個の比較器（５Ｂ）は、ノード（１Ｂ）に生じトラ
ンジスタ（４６）に印加された残余信号の大きさを表わ
す二進出力信号をその出力ライン（７０）に発生させる
。比較器の出力は論理回路（７２）において４ビット交
番二進コードに変換される。交番二進コードは次いで、
論理回路（７２）の出力ライン（７４）上で４ビツトの
自然二進信号に変換される。
ンジスタ（４６）に印加された残余信号の大きさを表わ
す二進出力信号をその出力ライン（７０）に発生させる
。比較器の出力は論理回路（７２）において４ビット交
番二進コードに変換される。交番二進コードは次いで、
論理回路（７２）の出力ライン（７４）上で４ビツトの
自然二進信号に変換される。
残余信号がゼロであれば（すなわち、ＤＡＣ電流Ｉｆｆ
。が入力信号によってノード（Ｉｌｌｉ）に発生した電
流に等しい場合）、比較器のうち最初の７個（０から６
）が「高」出力、残る８個（７から１４）が「低」出力
となる。従ってゼロ残余のブレークポイント決定は中央
の比較器Ｎα７で行われ、この比較器はその入力をネッ
トワーク（５０）のＶ０□８．およびネットワーク（５
０Ａ）のＶ ＣＴ Ｒ２から受取る。これらネットワー
クは同じであるが、２つのＶｃＴＲ点は１個の抵抗器Ｒ
によって互いにオフセットされていることがわかる。従
ってすべての比較器が１／２ＬＳＢのオフセットを受け
て、フラッシュコンバータのデジタル出力を切上げるこ
とになる。
。が入力信号によってノード（Ｉｌｌｉ）に発生した電
流に等しい場合）、比較器のうち最初の７個（０から６
）が「高」出力、残る８個（７から１４）が「低」出力
となる。従ってゼロ残余のブレークポイント決定は中央
の比較器Ｎα７で行われ、この比較器はその入力をネッ
トワーク（５０）のＶ０□８．およびネットワーク（５
０Ａ）のＶ ＣＴ Ｒ２から受取る。これらネットワー
クは同じであるが、２つのＶｃＴＲ点は１個の抵抗器Ｒ
によって互いにオフセットされていることがわかる。従
ってすべての比較器が１／２ＬＳＢのオフセットを受け
て、フラッシュコンバータのデジタル出力を切上げるこ
とになる。
以下に本書に記載の実施例についてどのようにして比較
器（５Ｂ）の出力を決定できるかを例を挙げて説明する
：残余信号がゼロの時は、トランジスタ（２４）を流れ
る電流はソース（３Ｂ）からのバイアス電流だけである
。本実施例ではこの電流は２１１ｉ９．５３μＡ（サイ
クルＮα１における）である。この場合、残余ネットワ
ーク（５０）の入力端子（４８）での電圧は、８．５（
Ｖｃｃ）からＲａでの電圧下降（Ｉ ｂ＋−、Ｘ Ｒａ
＝ ２Ｇ９．５３Ｘ １．２５Ｋ ＝ 、３３７）およ
びトランジスタ（４２）、（４Ｇ）での上下ダイオード
下降（これは互いに相殺する）を引いたもの、すなわち
８．Ｉｌｌｉ３ Ｖの電圧となる。残余列全体での下降
は１．８７５ Ｖである。
器（５Ｂ）の出力を決定できるかを例を挙げて説明する
：残余信号がゼロの時は、トランジスタ（２４）を流れ
る電流はソース（３Ｂ）からのバイアス電流だけである
。本実施例ではこの電流は２１１ｉ９．５３μＡ（サイ
クルＮα１における）である。この場合、残余ネットワ
ーク（５０）の入力端子（４８）での電圧は、８．５（
Ｖｃｃ）からＲａでの電圧下降（Ｉ ｂ＋−、Ｘ Ｒａ
＝ ２Ｇ９．５３Ｘ １．２５Ｋ ＝ 、３３７）およ
びトランジスタ（４２）、（４Ｇ）での上下ダイオード
下降（これは互いに相殺する）を引いたもの、すなわち
８．Ｉｌｌｉ３ Ｖの電圧となる。残余列全体での下降
は１．８７５ Ｖである。
Ｖ ＣＴ ＲＩでの電圧は８．１Ｇ３から１２５ Ｒａ
Ｘ １１５／１１１ｉ Ｋを引いてＧ、９５２ Ｖと
なる。Ｖ ＣＴ Ｒ２の電圧はＶ ＣＴ ＲＩより１２
５ Ｒａ Ｘ５／８ ＫΩ低い。従ってＶ ＣＴ Ｒ２
４ｔ、８．９５２−７８ｍ Ｖ ＝ ６．８７４ Ｖ
ニｒＬ ル。比較器（７）の２つの入力は従って８．９
５２ Ｖと８．８７４ Ｖである。同様に計算すると
、比較器＃８の入力は７．０３０ Ｖ、！：Ｇ、７９Ｇ
Ｖテ、ｌ、比較器＃６の入力は８．８７４ Ｖと６．
９５２ Ｖ トナル。それゆえ、比較器（０）から（６
）はすべて一方の極性（例、「高」）に設定され、比較
器（７）から（１４）はもう一方の極性（例「低」）に
設定される。
Ｘ １１５／１１１ｉ Ｋを引いてＧ、９５２ Ｖと
なる。Ｖ ＣＴ Ｒ２の電圧はＶ ＣＴ ＲＩより１２
５ Ｒａ Ｘ５／８ ＫΩ低い。従ってＶ ＣＴ Ｒ２
４ｔ、８．９５２−７８ｍ Ｖ ＝ ６．８７４ Ｖ
ニｒＬ ル。比較器（７）の２つの入力は従って８．９
５２ Ｖと８．８７４ Ｖである。同様に計算すると
、比較器＃８の入力は７．０３０ Ｖ、！：Ｇ、７９Ｇ
Ｖテ、ｌ、比較器＃６の入力は８．８７４ Ｖと６．
９５２ Ｖ トナル。それゆえ、比較器（０）から（６
）はすべて一方の極性（例、「高」）に設定され、比較
器（７）から（１４）はもう一方の極性（例「低」）に
設定される。
トランジスタ（４６）の残余信号がゼロから正の方向に
増大する場合、残余ネットワークのノード上の電圧はこ
れに対応して上昇し、比較器（７）から（１４）は順に
「低」から「高」に切りかわる。
増大する場合、残余ネットワークのノード上の電圧はこ
れに対応して上昇し、比較器（７）から（１４）は順に
「低」から「高」に切りかわる。
同様に、残余信号が負の方向に増大する場合、他の比較
器（＃６以降）が「高」から「低」に切りかわる。
器（＃６以降）が「高」から「低」に切りかわる。
ライン（７０）上の比較器出力信号は論理回路の出力ラ
イン（７４）に対応する４ビツトの自然二進信号を発生
させる。これら４つのビットがフラッシュコンバータ（
３４）の出力を表わす。すなわち、この信号の４つのビ
ットが加算ノード（１Ｂ）に最初に生じた残余信号の大
きさを表している。可能な４ビツトコードを表１に示す
。
イン（７４）に対応する４ビツトの自然二進信号を発生
させる。これら４つのビットがフラッシュコンバータ（
３４）の出力を表わす。すなわち、この信号の４つのビ
ットが加算ノード（１Ｂ）に最初に生じた残余信号の大
きさを表している。可能な４ビツトコードを表１に示す
。
１：４ビツトコード
１１００ 正の残余
０１１１（ゼロ残余）
ｏｉｏ。
００１１ 負の残余
ｏｏｏ。
ライン＝（７４）上の４ビツトフラツシユコンバータ出
力は、本書に記述する系列サイクル手順を実行するのに
必要なタイミングコントロールやその他素子からなる＝
組の論理制御（８Ｇ）に送られる。これら制御には本技
術分野の熟練者には周知の機能を宵する従来装置を用い
ており、従って詳細な説明は省略する。
力は、本書に記述する系列サイクル手順を実行するのに
必要なタイミングコントロールやその他素子からなる＝
組の論理制御（８Ｇ）に送られる。これら制御には本技
術分野の熟練者には周知の機能を宵する従来装置を用い
ており、従って詳細な説明は省略する。
制御（８０）の機能の１つには、フラッシュコンバータ
（３４）の自然二進出力ビット（７４）をＤＡＣ（３２
）の−群のレジスタ（８２）の１つに送ることである。
（３４）の自然二進出力ビット（７４）をＤＡＣ（３２
）の−群のレジスタ（８２）の１つに送ることである。
ここで第２図を参照すると、変換系列の各々４つのサイ
クルに合せて４個のレジスタ’ （８４）、（８Ｂ
）、（８８）、（９０）がある。第１のレジスタ（８４
）は入力全電圧（１Ｇボルト）が低い方の８つのコード
、ｏｏｏｏから０１１１までによってカバーされるため
、ビットが３個だけとなっている。第１サイクル中のフ
ラッシュ出力が最上位ビット（ＭＳＢ）として「１」を
含む場合、１０ボルト以上の電圧がコンバータ入力に印
加されたといったようなエラーが生じたことを表わす。
クルに合せて４個のレジスタ’ （８４）、（８Ｂ
）、（８８）、（９０）がある。第１のレジスタ（８４
）は入力全電圧（１Ｇボルト）が低い方の８つのコード
、ｏｏｏｏから０１１１までによってカバーされるため
、ビットが３個だけとなっている。第１サイクル中のフ
ラッシュ出力が最上位ビット（ＭＳＢ）として「１」を
含む場合、１０ボルト以上の電圧がコンバータ入力に印
加されたといったようなエラーが生じたことを表わす。
変換開始にあたり、ＤＡＣ（３２）のビット電流ソース
（９２） （第１図）をすべてオンにし、入力加算ノー
ド（Ｉ６）に０．９９９７５Ｂｍ ａの電流を発生させ
る。コンバータ入力信号がＩＯボルトであれば、ノード
（１６）の電流は１ｍａとなり、（基本的には）ＤＡＣ
電流と等しくなる。すなわち残余信号はゼロになる。そ
の結果フラッシュコンバータ（３４）は出力コード０１
１１を発生させ、そのうち（第２図に戻ると）のビット
ｒｌｌｌ Ｊが３ビツトの第１サイクルレジスタ（８４
）に記憶される。
（９２） （第１図）をすべてオンにし、入力加算ノー
ド（Ｉ６）に０．９９９７５Ｂｍ ａの電流を発生させ
る。コンバータ入力信号がＩＯボルトであれば、ノード
（１６）の電流は１ｍａとなり、（基本的には）ＤＡＣ
電流と等しくなる。すなわち残余信号はゼロになる。そ
の結果フラッシュコンバータ（３４）は出力コード０１
１１を発生させ、そのうち（第２図に戻ると）のビット
ｒｌｌｌ Ｊが３ビツトの第１サイクルレジスタ（８４
）に記憶される。
他の３つのレジスタ（８Ｂ）、（８Ｂ）、（９０）は各
々４つのビットを持っており、コンバータシーケンスの
サイクル２．３．４でフラッシュ出力の４つのビットを
受取る。
々４つのビットを持っており、コンバータシーケンスの
サイクル２．３．４でフラッシュ出力の４つのビットを
受取る。
４つのレジスタ（８４）、 （８Ｇ）、（８８）、（８
９）は各々Ｄ Ａ Ｃ（３２）のビット電流ソース（９
４）、（９Ｂ）、（９８）、（１００）を制御する。電
流ソースは第２図にその概略図を示したが、通常の二進
関係（各カッドの４つのソースに対して８：４：２：１
）を持つ一定の出力電流を発生させるものであれば本
技術分野で公知の回路構成のいずれでもよい。
９）は各々Ｄ Ａ Ｃ（３２）のビット電流ソース（９
４）、（９Ｂ）、（９８）、（１００）を制御する。電
流ソースは第２図にその概略図を示したが、通常の二進
関係（各カッドの４つのソースに対して８：４：２：１
）を持つ一定の出力電流を発生させるものであれば本
技術分野で公知の回路構成のいずれでもよい。
゛ 第２図かられかる通り、３つの電流ソースセット（
９１１ｉ）、 （９８）、 （１００）のＭＳＢは「オ
ーバラップビット」とする。このビットは前段の電流ソ
ースセット（９４Ｌ（９Ｂ）、（９８）の最下位ビット
（ＬＳＢ）と同じ電流重み評価を持っており、第２図で
は前段のＬＳＢソースの直下に図示されている。正常な
（非オーバラツプ）ビット電流ソースはすべて変換開始
時に制御（８０）によってオンになっているが、オーバ
ラップビットは最初はすべてオフになっている。
９１１ｉ）、 （９８）、 （１００）のＭＳＢは「オ
ーバラップビット」とする。このビットは前段の電流ソ
ースセット（９４Ｌ（９Ｂ）、（９８）の最下位ビット
（ＬＳＢ）と同じ電流重み評価を持っており、第２図で
は前段のＬＳＢソースの直下に図示されている。正常な
（非オーバラツプ）ビット電流ソースはすべて変換開始
時に制御（８０）によってオンになっているが、オーバ
ラップビットは最初はすべてオフになっている。
１図の変換過程中４つの各述次サイクルでは、残余信号
（加算ノード（１Ｂ）での、あるいはトランジスタ（４
Ｂ）への入力での）は正負いずれをもとりうる。残余信
号が負の場合（表１参照）フラッシュコンバータ（３４
）の４ビツト出力のＭＳＢは「ゼロ」になる。（第１サ
イクルでは、上述のように、エラーが生じない限り４ビ
ットフラッシュ信号は常にＭＳＢがゼロになる）。
（加算ノード（１Ｂ）での、あるいはトランジスタ（４
Ｂ）への入力での）は正負いずれをもとりうる。残余信
号が負の場合（表１参照）フラッシュコンバータ（３４
）の４ビツト出力のＭＳＢは「ゼロ」になる。（第１サ
イクルでは、上述のように、エラーが生じない限り４ビ
ットフラッシュ信号は常にＭＳＢがゼロになる）。
第２から第４サイクルでは、対応するレジスタ（８６）
、（８８）又は（９０）の左側セルにＭＳＢが記憶され
る（第２図）。ＭＳＢがゼロであれば、ビット電流ソー
ス（９２）の対応する「オーバラップピット」の状態を
記憶された信号が変えることはない。すなわち、オーバ
ラップビットはフラッシュコンバータのＭＳＢがゼロの
時はオフのままになる。
、（８８）又は（９０）の左側セルにＭＳＢが記憶され
る（第２図）。ＭＳＢがゼロであれば、ビット電流ソー
ス（９２）の対応する「オーバラップピット」の状態を
記憶された信号が変えることはない。すなわち、オーバ
ラップビットはフラッシュコンバータのＭＳＢがゼロの
時はオフのままになる。
一方、残余信号が正の場合、４ビツトフラツシユ出力の
ＭＳＢは「１」 （表１）となる。対応レジスタセルに
記憶されると（第２から第４サイクルにおいて）、各「
オーバラップビット」電流はこのビットによってオンと
なり、前段のビット電流ソース（９２）のＬＳＢと等し
い重みを持つ電流をＤＡＣ出力（Ｉ ！ＩＩＩｃ）に加
算することになる。このことは前段のビットのうち３ビ
ツト群にＬＳＢを１つ加える効果がある。換言すれが、
オーバラップピットをオンにすることにより、二進桁送
りによるデジタル加算の場合と同じ最終結果がＤＡＣ電
流ＩＤｌＩＣについて得られる。
ＭＳＢは「１」 （表１）となる。対応レジスタセルに
記憶されると（第２から第４サイクルにおいて）、各「
オーバラップビット」電流はこのビットによってオンと
なり、前段のビット電流ソース（９２）のＬＳＢと等し
い重みを持つ電流をＤＡＣ出力（Ｉ ！ＩＩＩｃ）に加
算することになる。このことは前段のビットのうち３ビ
ツト群にＬＳＢを１つ加える効果がある。換言すれが、
オーバラップピットをオンにすることにより、二進桁送
りによるデジタル加算の場合と同じ最終結果がＤＡＣ電
流ＩＤｌＩＣについて得られる。
例えばサイクル＃２で生じた３ビツトの数字がｒｌｏｌ
Ｊであれば、サイクル＃３での処理の結果としてオー
バラップピットをオンにすると、先に駆動ずみのビット
電流ソース（９４）からの電流と組合せた時、前段の３
ビツト二進数がｒｌｌＯＪ （１０１の次に上の数字）
の場合に生じるものと同じ有効出力電流を発生させるよ
うな追加増分が出力電流に生じることになる。特にこの
複合結果がアナログ領域で達成されることに注目すべき
であって、サイクル間で作動する通常のデジタル加算器
回路を設けて、前段の３ビツトの数字とフラッシュコン
バータ（３４）によって展開された次のデジタル数字と
を組合せる必要がない。このアナログ演算はアナログ／
デジタル変換全体の高速化に特に育利であり、前段サイ
クルですでに決定されたビットを変換しなくてもすむた
め電流サージが小さくなる。
Ｊであれば、サイクル＃３での処理の結果としてオー
バラップピットをオンにすると、先に駆動ずみのビット
電流ソース（９４）からの電流と組合せた時、前段の３
ビツト二進数がｒｌｌＯＪ （１０１の次に上の数字）
の場合に生じるものと同じ有効出力電流を発生させるよ
うな追加増分が出力電流に生じることになる。特にこの
複合結果がアナログ領域で達成されることに注目すべき
であって、サイクル間で作動する通常のデジタル加算器
回路を設けて、前段の３ビツトの数字とフラッシュコン
バータ（３４）によって展開された次のデジタル数字と
を組合せる必要がない。このアナログ演算はアナログ／
デジタル変換全体の高速化に特に育利であり、前段サイ
クルですでに決定されたビットを変換しなくてもすむた
め電流サージが小さくなる。
次にコンバータの作用について説明すると、変換開始時
には正常（非オーバラツプ）なビット電流ソース（９２
）はすべて前述のようにオンにする。これは大きなバイ
アス電流ソース（３Ｂ）なしで、線形領域での演算を確
保するのに充分な追加バイアス電流をトランジスタ（２
４）に通すことを目的としている。ビット電流ソースを
オンにしてもコンバータの基本的な機能には影響がなく
、コンバータは異なる初期条件で充分作動する。
には正常（非オーバラツプ）なビット電流ソース（９２
）はすべて前述のようにオンにする。これは大きなバイ
アス電流ソース（３Ｂ）なしで、線形領域での演算を確
保するのに充分な追加バイアス電流をトランジスタ（２
４）に通すことを目的としている。ビット電流ソースを
オンにしてもコンバータの基本的な機能には影響がなく
、コンバータは異なる初期条件で充分作動する。
第３Ａ図、第３Ｂ図に多重サイクル変換プロセスを入力
信号Ａ、Ｎ：８．２９１５Ｖの場合を例にとって説明す
る図形フォーマットを示す。各図は各々サブレンジング
変換における４つのサイクル各々に対応する情報を表わ
す４本の縦線からなる。縦線は各サイクル毎（前段サイ
クルを含む）の４ビツトフラツシユコンバータ（３４）
の有効出力として可能な１６の値を表わす１８個の小区
分に分けられている。この場合考え得る値の４ビツトコ
ードはグラフの右に示す。
信号Ａ、Ｎ：８．２９１５Ｖの場合を例にとって説明す
る図形フォーマットを示す。各図は各々サブレンジング
変換における４つのサイクル各々に対応する情報を表わ
す４本の縦線からなる。縦線は各サイクル毎（前段サイ
クルを含む）の４ビツトフラツシユコンバータ（３４）
の有効出力として可能な１６の値を表わす１８個の小区
分に分けられている。この場合考え得る値の４ビツトコ
ードはグラフの右に示す。
第３Ａ図、第３Ｂ図の右側コード欄は「エラー補正なし
」と表示され８個のコードを存する中央部分、およびコ
ード４個からなり、「エラー補正」と表示された部分が
２つある。変換を通してエラーが全くない場合、（すな
わち予期される±１／２ＬＳＢの不確定性を超えるエラ
ーがない場合）、フラッシュコンバータのコードはすべ
て８コードからなる中央区分に該当することになる。サ
イクルのいずれかに予想不確定性を超えるエラーがある
場合は、これに続く次のサイクルで生じるフラッシュコ
ードは、コンバータが後述のエラー補正を行うためコー
ド欄の外側区分に該当することになる。
」と表示され８個のコードを存する中央部分、およびコ
ード４個からなり、「エラー補正」と表示された部分が
２つある。変換を通してエラーが全くない場合、（すな
わち予期される±１／２ＬＳＢの不確定性を超えるエラ
ーがない場合）、フラッシュコンバータのコードはすべ
て８コードからなる中央区分に該当することになる。サ
イクルのいずれかに予想不確定性を超えるエラーがある
場合は、これに続く次のサイクルで生じるフラッシュコ
ードは、コンバータが後述のエラー補正を行うためコー
ド欄の外側区分に該当することになる。
第３Ａ図では、８．２９１５Ｖの入力を対応する１２ビ
ツトのデジタル数字に変換する場合はエラーは生じない
ものと想定した変換シーケンスを示す。第１サイクルで
はフラッシュコンバータ（３４）は０１１０の４ビツト
出力を発生し、入力電圧が７．５ から８．７５ボル
トの間にあることを示す（この範囲は下から数えて７番
目のセグメント＃７として第１の縦線に表示）。後半の
３つのピット（１１０）は第１ＤＡＣレジスタ（８４）
に論理回路（８０）によって記憶される（第２図）。４
ビット信号のＭＳＢはゼロであり、情報を含まないため
記憶されない。すなわち最大入力電圧！０ボルトは４ビ
ツトフラツシユコードの後半３ビツトによって完全に表
わされるためフラッシュコンバータが発生するＭＳＢは
意味を持たない。
ツトのデジタル数字に変換する場合はエラーは生じない
ものと想定した変換シーケンスを示す。第１サイクルで
はフラッシュコンバータ（３４）は０１１０の４ビツト
出力を発生し、入力電圧が７．５ から８．７５ボル
トの間にあることを示す（この範囲は下から数えて７番
目のセグメント＃７として第１の縦線に表示）。後半の
３つのピット（１１０）は第１ＤＡＣレジスタ（８４）
に論理回路（８０）によって記憶される（第２図）。４
ビット信号のＭＳＢはゼロであり、情報を含まないため
記憶されない。すなわち最大入力電圧！０ボルトは４ビ
ツトフラツシユコードの後半３ビツトによって完全に表
わされるためフラッシュコンバータが発生するＭＳＢは
意味を持たない。
変換の第２サイクルでは、システムの有効ゲインが８の
係数（３ビツトに等しい）で増大する。従って第２サイ
クルでは、フラッシュコンバータ（３４）中央の８コー
ドレンジは第１サイクルで選択された前段の１コードレ
ンジ（セグメント＃７）を表わす。すなわち、フラッシ
ュコンバータの最大正常出力（セグメント５から１２を
含む８セグメント区分）は第１サイクルの単一セグメン
トレンジを８倍に増幅したものとなる。説明に用いた事
例では、フラッシュコンバータ（３４）がアナログ入力
信号の残余はセグメント＃８、すなわち８．２８から８
．４４ボルトの間にあることを判定する。これに対応す
るフラッシュコードはｔｏｏｔである。
係数（３ビツトに等しい）で増大する。従って第２サイ
クルでは、フラッシュコンバータ（３４）中央の８コー
ドレンジは第１サイクルで選択された前段の１コードレ
ンジ（セグメント＃７）を表わす。すなわち、フラッシ
ュコンバータの最大正常出力（セグメント５から１２を
含む８セグメント区分）は第１サイクルの単一セグメン
トレンジを８倍に増幅したものとなる。説明に用いた事
例では、フラッシュコンバータ（３４）がアナログ入力
信号の残余はセグメント＃８、すなわち８．２８から８
．４４ボルトの間にあることを判定する。これに対応す
るフラッシュコードはｔｏｏｔである。
このサブレンジング処理をさらに２回、第３および第４
サイクルで繰返すが、各々ゲインが８：１の率で増大さ
れ、また各サイクルにおいて最終結果にさらに３つの情
報ビットが加算される。具体的には、第３サイクルにお
いてフラッシュコンバータは、残余値が第５セグメント
、すなわち８．２８１から８．３０１ボルト間にあり、
フラッシュコードが０１００であることを判定する。
サイクルで繰返すが、各々ゲインが８：１の率で増大さ
れ、また各サイクルにおいて最終結果にさらに３つの情
報ビットが加算される。具体的には、第３サイクルにお
いてフラッシュコンバータは、残余値が第５セグメント
、すなわち８．２８１から８．３０１ボルト間にあり、
フラッシュコードが０１００であることを判定する。
第４サイクルではフラッシュコンバータは、残余値が第
９セグメント、すなわち８．２９１０から８．２９３５
ボルトの間にあり、フラッシュコードが１０００である
と判定する。
９セグメント、すなわち８．２９１０から８．２９３５
ボルトの間にあり、フラッシュコードが１０００である
と判定する。
第３Ａ図のグラフの真下に、各サイクルに順次発生され
るフラッシュコードを表わす表を示すが、特定のサイク
ル中のあるコードピットに与えられる重さに従って各コ
ードは水平に配置されている。サイクル＃２では残余が
正であり、そのためＭＳＢの位置に「１」が発生してそ
の結果「オーバラップ」ビットがオンになる。４つのサ
イクルすべてが終了した時通常のデジタル加算技術（論
理制御（８０）における従来の全加算手段Ａなどにより
。第２図）により個々のフラッシュコード出力を処理し
、入力信号ＡＩＮ＝８．２１５ボルトに対応する！２ビ
ットの最終デジタル出力信号を発生させることにより、
総（合成）二進出力信号が生じる。この１２ビツトの出
力は、４つの変換サイクル中に発生した個々のフラッシ
ュコードの総和として、第３Ａ図下部の表の一番下に示
す。
るフラッシュコードを表わす表を示すが、特定のサイク
ル中のあるコードピットに与えられる重さに従って各コ
ードは水平に配置されている。サイクル＃２では残余が
正であり、そのためＭＳＢの位置に「１」が発生してそ
の結果「オーバラップ」ビットがオンになる。４つのサ
イクルすべてが終了した時通常のデジタル加算技術（論
理制御（８０）における従来の全加算手段Ａなどにより
。第２図）により個々のフラッシュコード出力を処理し
、入力信号ＡＩＮ＝８．２１５ボルトに対応する！２ビ
ットの最終デジタル出力信号を発生させることにより、
総（合成）二進出力信号が生じる。この１２ビツトの出
力は、４つの変換サイクル中に発生した個々のフラッシ
ュコードの総和として、第３Ａ図下部の表の一番下に示
す。
第３Ｂ図は処理のある段階でエラーが生じた場合の変換
シーフェンスを示す。ここではエラーが生じた場合を例
示しており、フラッシュコンバータ（３４）は、第３Ａ
図のコード１００１ （下から１０番目のセグメント）
ではなく、コード１００Ｇ（下から９番目のセグメント
）にエラーを生じた。このエラーは加算ノード（ｌｌｌ
ｉ）に送られたＤＡＣ信号（Ｉｎａｃ）の大きさを変え
、その結果この地点ならびにトランジスタ（４Ｂ）への
入力での残余信号を変更する。
シーフェンスを示す。ここではエラーが生じた場合を例
示しており、フラッシュコンバータ（３４）は、第３Ａ
図のコード１００１ （下から１０番目のセグメント）
ではなく、コード１００Ｇ（下から９番目のセグメント
）にエラーを生じた。このエラーは加算ノード（ｌｌｌ
ｉ）に送られたＤＡＣ信号（Ｉｎａｃ）の大きさを変え
、その結果この地点ならびにトランジスタ（４Ｂ）への
入力での残余信号を変更する。
このエラーがあるため、第３サイクルでそれ以降の残余
信号が判定されると、フラッシュコンバータは第３Ａ図
の例で発生したコードとは異なるコードを発生する。本
例では、フラッシュコンバータは縦線の１３番目のセグ
メントに相当するコード１１００を発生する。このコー
ドは、第３Ｂ図縦線の右側、コード欄に示すように、フ
ラッシュコンバータの正常（非エラー）８セグメントレ
ンジからはずれている。
信号が判定されると、フラッシュコンバータは第３Ａ図
の例で発生したコードとは異なるコードを発生する。本
例では、フラッシュコンバータは縦線の１３番目のセグ
メントに相当するコード１１００を発生する。このコー
ドは、第３Ｂ図縦線の右側、コード欄に示すように、フ
ラッシュコンバータの正常（非エラー）８セグメントレ
ンジからはずれている。
この第３サイクルのコード（１１００）ト、第３Ａ図の
第３サイクルで展開されたコード（０１００）には差が
あり、この差こそが第３Ｂ図の第２サイクル中に展開さ
れたエラーコード１００１を補正（補償）するのに必要
なものである。このことは第３Ａ図、第３Ｂ図のグラフ
の下にある表から明らかであり、第３Ａ図の第２、第３
コードである１００１，０１０Ｇを加算すると、第３Ｂ
図の第２、第３コードである１０００と１１００を加算
した値と同じになることがわかる。
第３サイクルで展開されたコード（０１００）には差が
あり、この差こそが第３Ｂ図の第２サイクル中に展開さ
れたエラーコード１００１を補正（補償）するのに必要
なものである。このことは第３Ａ図、第３Ｂ図のグラフ
の下にある表から明らかであり、第３Ａ図の第２、第３
コードである１００１，０１０Ｇを加算すると、第３Ｂ
図の第２、第３コードである１０００と１１００を加算
した値と同じになることがわかる。
第２サイクルのエラーが第３サイクルで完全に補正され
ると、第３Ａ図の非エラー例における第４サイクルの結
果と同じ結果が第４サイクルで生じる。これに関連して
、第３Ｂ図の３番目の縦線では、選択セグメントの上限
および下限電圧（セグメント！３、限界電圧８．２８１
，８．３０１）が、第３Ａ図の例における第３サイクル
の選択（第５）セグメントの限界電圧と同じであること
が特に注目される。従って第３Ｂ図第４サイクルでは、
フラッシュコンバータの８コードからなる中央区分（即
ち、第５セグメントから第１２セグメントであり、コー
ド０１００からコード１０１１まで）は、第３Ａ図の第
４サイクルで展開されたものと同じ電圧レンジに広がる
。従って、第３Ｂ図第４サイクルでは、フラッシュコン
バータは、第３Ａ図の場合と同じくコード（１０００）
を発生する。また第２サイクルのエラーコード１０００
が第３サイクルの変更ずみコード１１００で完全に補償
されたため、最終合成デジタル数字は、第３Ａ図と同じ
になる。このことが２つの表の下部、４つのフラッシュ
コードの総和に各々示されている。
ると、第３Ａ図の非エラー例における第４サイクルの結
果と同じ結果が第４サイクルで生じる。これに関連して
、第３Ｂ図の３番目の縦線では、選択セグメントの上限
および下限電圧（セグメント！３、限界電圧８．２８１
，８．３０１）が、第３Ａ図の例における第３サイクル
の選択（第５）セグメントの限界電圧と同じであること
が特に注目される。従って第３Ｂ図第４サイクルでは、
フラッシュコンバータの８コードからなる中央区分（即
ち、第５セグメントから第１２セグメントであり、コー
ド０１００からコード１０１１まで）は、第３Ａ図の第
４サイクルで展開されたものと同じ電圧レンジに広がる
。従って、第３Ｂ図第４サイクルでは、フラッシュコン
バータは、第３Ａ図の場合と同じくコード（１０００）
を発生する。また第２サイクルのエラーコード１０００
が第３サイクルの変更ずみコード１１００で完全に補償
されたため、最終合成デジタル数字は、第３Ａ図と同じ
になる。このことが２つの表の下部、４つのフラッシュ
コードの総和に各々示されている。
上記から、第３Ｂ図に示すエラー補正能力は、フラッシ
ュコンバータ（３４）に拡大フラッシュレンジ能力、す
なわち正常の非エラー条件の処理に必要なものより高い
能力、をもたせたことによることがわかる。例えば好ま
しい実施例において、順次行われる各サイクルの有効ゲ
インが８：１（あるいは３−ビット）の倍率で増大され
、このため３ビツトのフラッシュコンバータは、±１／
２ＬＳＢの予期不確定性より大きいエラーさえなければ
、各サイクルで有効演算が可能となる。しかし本実施例
の重要な特長によれば、フラッシュコンバータのレンジ
は３ビツト以上の値、特に４ビツトまで拡大され、この
追加レンジによって通常の処理で±ＩＬＳＨのエラー補
正が可能になっている。
ュコンバータ（３４）に拡大フラッシュレンジ能力、す
なわち正常の非エラー条件の処理に必要なものより高い
能力、をもたせたことによることがわかる。例えば好ま
しい実施例において、順次行われる各サイクルの有効ゲ
インが８：１（あるいは３−ビット）の倍率で増大され
、このため３ビツトのフラッシュコンバータは、±１／
２ＬＳＢの予期不確定性より大きいエラーさえなければ
、各サイクルで有効演算が可能となる。しかし本実施例
の重要な特長によれば、フラッシュコンバータのレンジ
は３ビツト以上の値、特に４ビツトまで拡大され、この
追加レンジによって通常の処理で±ＩＬＳＨのエラー補
正が可能になっている。
Ａ／Ｄコンバータが第３サイクルの演算に切換わると（
論理制御（８０）のタイミング信号により）、残余増幅
器（１８）のゲイン（および基準増幅器（１８Ａ）は、
負荷抵抗器Ｒ０を初期値である１、２５Ｋから８０Ｋに
切換えることにより、６４：１の倍率で増大する。この
負荷抵抗の増大は、増幅器の帯域幅を縮小する効果があ
るが、４ビツトのフラッシュコンバータ出力設定を達成
する際の演算速度を大幅に上げるだけの効果はない。
論理制御（８０）のタイミング信号により）、残余増幅
器（１８）のゲイン（および基準増幅器（１８Ａ）は、
負荷抵抗器Ｒ０を初期値である１、２５Ｋから８０Ｋに
切換えることにより、６４：１の倍率で増大する。この
負荷抵抗の増大は、増幅器の帯域幅を縮小する効果があ
るが、４ビツトのフラッシュコンバータ出力設定を達成
する際の演算速度を大幅に上げるだけの効果はない。
しかし第４サイクルでは、制御（８０）のタイミング回
路でスイッチ（１１２）、（１１２Ａ）を操作して、負
荷抵抗器Ｒ０とコンデンサ（１１０）（ＩＩＯＡ）を各
々並列接続させるなどして、帯域幅を意図的に大幅に縮
小する。これにより帯域幅は約６ＭＨ２から８００ｋＨ
ｚに縮小し、フラッシュコンバータ性能に与えるノイズ
の影響が減少する。帯域幅を縮小させると、変換速度が
下がる。すなわち設定時間が長くなるという好ましくな
い影響もでてくる。しかし設定時間が増大しても変換に
大幅な影響を受けるのは第４サイクルのみである。
路でスイッチ（１１２）、（１１２Ａ）を操作して、負
荷抵抗器Ｒ０とコンデンサ（１１０）（ＩＩＯＡ）を各
々並列接続させるなどして、帯域幅を意図的に大幅に縮
小する。これにより帯域幅は約６ＭＨ２から８００ｋＨ
ｚに縮小し、フラッシュコンバータ性能に与えるノイズ
の影響が減少する。帯域幅を縮小させると、変換速度が
下がる。すなわち設定時間が長くなるという好ましくな
い影響もでてくる。しかし設定時間が増大しても変換に
大幅な影響を受けるのは第４サイクルのみである。
演算の第４サイクルの終りには、上に述ヘタように、制
御（８０）によってレジスタ（８２）に記憶したビット
のすべてについてのデジタル総和演算が完了する。この
総和はデジタルデータの蓄積が開始した後連続して演算
を行う全加算器Ａによって行う。１つのサイクルから次
のサイクルに順次移動するコンバータはしかしこのデジ
タル加算の結果を持たないため、コンバータはサイクル
内での遅延を生じることなく変換を完了することになり
、高速演算が確実に行われる。
御（８０）によってレジスタ（８２）に記憶したビット
のすべてについてのデジタル総和演算が完了する。この
総和はデジタルデータの蓄積が開始した後連続して演算
を行う全加算器Ａによって行う。１つのサイクルから次
のサイクルに順次移動するコンバータはしかしこのデジ
タル加算の結果を持たないため、コンバータはサイクル
内での遅延を生じることなく変換を完了することになり
、高速演算が確実に行われる。
最終結果はＡ／Ｄコンバータに送られたアナログ入力信
号の値を表わす！２ビットの数字である。
号の値を表わす！２ビットの数字である。
明細書導入部で述べた如く、コンバータに第５サイクル
を行わせる構成としてもよい。好ましい実施例の第５サ
イクルは有効分解能（ゲイン）を前段サイクルについて
４の倍率で増大して行う。この分解能を増大するには制
御（８０）からのタイミング信号に呼応する従来の回路
手段（図示せず）などによって、ネットワーク（５０）
、（５０Ａ）を流れる電流■、を減少させる。好ましい
実施例では、電流ＩＲをサイクル１〜４の５００μＡか
ら第６サイクルで！２５μＡに下げた。
を行わせる構成としてもよい。好ましい実施例の第５サ
イクルは有効分解能（ゲイン）を前段サイクルについて
４の倍率で増大して行う。この分解能を増大するには制
御（８０）からのタイミング信号に呼応する従来の回路
手段（図示せず）などによって、ネットワーク（５０）
、（５０Ａ）を流れる電流■、を減少させる。好ましい
実施例では、電流ＩＲをサイクル１〜４の５００μＡか
ら第６サイクルで！２５μＡに下げた。
コンデンサ（１１０）、（ＩＩＯＡ）は負荷抵抗器Ｒ０
に並列接続したままである。
に並列接続したままである。
電流工８を４の倍率で減少した後、第５サイクルを最初
の第１〜４サイクルとほぼ同じ方法で実施する。すなわ
ち、ＤＡＣ（３２）を更新して、最初の４サイクル中に
レジスタ（８２）のすべてに記憶されたビットに呼応し
て駆動される電流ソース（９２）の和を出カニ。、。が
とるようにする。
の第１〜４サイクルとほぼ同じ方法で実施する。すなわ
ち、ＤＡＣ（３２）を更新して、最初の４サイクル中に
レジスタ（８２）のすべてに記憶されたビットに呼応し
て駆動される電流ソース（９２）の和を出カニ。、。が
とるようにする。
この電流を入力信号と比較して新しい残余信号を発生さ
せるが、この残余信号は前と同様フラッシュコンバータ
（３４）に送られてライン（７４）で新たに４ビット信
号を展開させる。
せるが、この残余信号は前と同様フラッシュコンバータ
（３４）に送られてライン（７４）で新たに４ビット信
号を展開させる。
この新しい４ビット信号を第４サイクルの終りに展開さ
れた１２の数字とデジタル的に結合するが、これには制
御（８０）のもう１つの全加算器Ｂを用いる。５番目の
４ビットフラッシュ信号は第４サイクルに比べわずか４
：１のゲイン増大で展開されているにすぎないため、そ
の２つの最上位ビットは１２ビツト数の最後の２ビツト
とオーバラップする。第５サイクルからのこれら２つの
最上位ビットを１２ビツト出力に取込むことにより、第
３と第４の新しいビットを破棄してコンバータの１２ビ
ツト性能を向上させることも可能である。あるいはまた
、新しい４ビット信号の第３、第４ビツトを最終的な１
２ピツト数の最後に加えて、１４ビツトのコンバータ出
力としてもよい。
れた１２の数字とデジタル的に結合するが、これには制
御（８０）のもう１つの全加算器Ｂを用いる。５番目の
４ビットフラッシュ信号は第４サイクルに比べわずか４
：１のゲイン増大で展開されているにすぎないため、そ
の２つの最上位ビットは１２ビツト数の最後の２ビツト
とオーバラップする。第５サイクルからのこれら２つの
最上位ビットを１２ビツト出力に取込むことにより、第
３と第４の新しいビットを破棄してコンバータの１２ビ
ツト性能を向上させることも可能である。あるいはまた
、新しい４ビット信号の第３、第４ビツトを最終的な１
２ピツト数の最後に加えて、１４ビツトのコンバータ出
力としてもよい。
上記記述からも理解されるように、本発明Ａ／Ｄコンバ
ータのサイクル・シーフェンスでは、いくつかのスイッ
チ操作が必要とされる。
ータのサイクル・シーフェンスでは、いくつかのスイッ
チ操作が必要とされる。
本発明の実施のために開発された装置の特徴の１つは、
電流ソースの切換を用いて必要な回路変更を行っている
ことである。例えば、サイクル旧からサイクル＃２にシ
フトする際、一連の抵抗器（５２）、 （５２Ａ）を流
れる電流を１２５μＡ（タップ間では７８．１２５ｍＶ
）を１５．８２５μＡ （タップ間では９．７８ｍ Ｖ
）に下げねばならない。これは図では（ＧＯ）（ＧＯ
Ａ）として示すスイッチで容易に行うことができる。こ
のスイッチ（ｅｏ）、（ｇｏｉ）はネット（５０）（５
０Ａ） の端子点間にある電流ソース（５８）、（５
８Ａ）の出力電流の流れをかえる。かかる電流ソースの
スイッチ操作は適当なＩＣ回路で容易に実現でき、スイ
ッチ操作の問題を解決できる。
電流ソースの切換を用いて必要な回路変更を行っている
ことである。例えば、サイクル旧からサイクル＃２にシ
フトする際、一連の抵抗器（５２）、 （５２Ａ）を流
れる電流を１２５μＡ（タップ間では７８．１２５ｍＶ
）を１５．８２５μＡ （タップ間では９．７８ｍ Ｖ
）に下げねばならない。これは図では（ＧＯ）（ＧＯ
Ａ）として示すスイッチで容易に行うことができる。こ
のスイッチ（ｅｏ）、（ｇｏｉ）はネット（５０）（５
０Ａ） の端子点間にある電流ソース（５８）、（５
８Ａ）の出力電流の流れをかえる。かかる電流ソースの
スイッチ操作は適当なＩＣ回路で容易に実現でき、スイ
ッチ操作の問題を解決できる。
好ましい実施例を具体的に説明してきたが実施例は本発
明の詳細な説明することを目的とするものであって、本
発明を限定するものではない。本技術分野の熟練者が各
々の応用に沿って開示実施例に多（の変更を加えてなお
かつ本発明の請求に記載の範囲内で本発明を使用できる
ことは明らかである。
明の詳細な説明することを目的とするものであって、本
発明を限定するものではない。本技術分野の熟練者が各
々の応用に沿って開示実施例に多（の変更を加えてなお
かつ本発明の請求に記載の範囲内で本発明を使用できる
ことは明らかである。
第１Ａ図、第１Ｂ図は本発明によるＡ／Ｄコンバータの
全体構成を示すブロック図である。 第２図は第１図のＤＡＣの詳細を示す概略図第３Ａ図、
第３Ｂ図はコンバータ動作の説明を補足するためのグラ
フを示す。 特許出願代理人 弁理士 関根秀−太
全体構成を示すブロック図である。 第２図は第１図のＤＡＣの詳細を示す概略図第３Ａ図、
第３Ｂ図はコンバータ動作の説明を補足するためのグラ
フを示す。 特許出願代理人 弁理士 関根秀−太
Claims (1)
- 【特許請求の範囲】 （１）変換すべきアナログ入力信号を受けるための入力
回路と、 出力が前記入信号に合算されて残余信号を形成するＤ／
Ａコンバータと、 前記残余信号に呼応して前記Ｄ／Ａコンバータを制御す
る対応デジタル信号を発生するフラッシュコンバータと
、 少なくとも２つのグループから成り前記 Ｄ／Ａコンバータを構成し順次２進法の桁が下降してい
るビット電流ソースで、第２のグループの最高位桁の電
流レベルが第１のグループの最低位桁と同一であること
により前記の２つのグループのオーバーラップビットと
して働くビット電流ソースと、 前記Ａ／Ｄコンバータを少くとも２つのサブレンジング
、サイクルで操作して前記フラッシュコンバータが第１
サイクルで前記第１グループのビットを設定し、第２サ
イクルで前記オーバーラップビットを含む前記第２グル
ープのビットを設定する、制御手段と、 前記第１および第２グループのビットから合成デジタル
出力信号を展開する手段とから成るサブレンジング・タ
イプのＡ／Ｄコンバータ（２）変換すべきアナログ信号
を受けるための入力回路と、 出力が前記入力信号と合算されて残余信号を発生するＤ
／Ａコンバータと、 前記残余信号に呼応して、前記Ｄ／Ａコンバータを制御
するための対応デジタル信号を発生するフラッシュコン
バータと、 対応する情報ビットを設定するために順次２進法の桁が
下降していくビット電流ソースを提供する、前記Ｄ／Ａ
コンバータを形成する少くとも２つのグループから成る
電流ソースと、前記Ａ／Ｄコンバータを少くとも２つの
サブレンジング・サイクルで操作して前記フラッシュコ
ンバータが第１サイクルで前記第１グループのビットを
設定し第２サイクルで前記第２グループのビットを設定
するようにする、制御手段と、 「ｎ」が前記２つのグループのそれぞれの情報ビットの
数を表す時、ゲインが「ｎ」ビットの倍数で増加するよ
うに、前記ビット電流ソースの第２グループのビットを
設定するために前記フラッシュコンバータの有効ゲイン
を増加する手段と、 前記第１および第２グループのビットから合成デジタル
出力信号を展開する手段から成り、前記フラッシュコン
バータが「ｎ」ビットよりも大きなレンジを持つので、
フラッシュコンバータが前段サイクルで発生した誤りを
補償するコードを選択できるようになっていることを特
徴とする、サブレンジングタイプのＡ／Ｄコンバータ。 （３）変換すべきアナログ入力信号を受けるための入力
回路と、 出力が前記入力信号に合算されて残余信号を形成するＤ
／Ａコンバータと、 前記残余信号に呼応して前記Ｄ／Ａコンバータを制御す
る対応デジタル信号を発生するフラッシュコンバータと
、 前記Ｄ／Ａコンバータを構成し順次２進法の桁が下降し
ている少くとも２つのグループのビット電流ソースと、 前記Ａ／Ｄコンバータを少くとも２つのサブレンジング
・サイクルで操作して前記フラッシュコンバータが第１
サイクルで前記第１グループのビットを設定し、第２サ
イクルで前記第２グループのビットを設定する、制御手
段と、前記第１と第２グループのビットから合成デジタ
ル出力信号を展開する手段とから成るサブレンジングタ
イプのＡ／Ｄコンバータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/106,714 US4804960A (en) | 1987-10-08 | 1987-10-08 | Sub-ranging A/D converter with improved error correction |
| US106,714 | 1987-10-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01136421A true JPH01136421A (ja) | 1989-05-29 |
Family
ID=22312865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63254709A Pending JPH01136421A (ja) | 1987-10-08 | 1988-10-07 | 誤り補正を改良したサブレンジングａ／ｄコンバータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4804960A (ja) |
| EP (1) | EP0380583A4 (ja) |
| JP (1) | JPH01136421A (ja) |
| WO (1) | WO1989003620A1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4903023A (en) * | 1985-11-06 | 1990-02-20 | Westinghouse Electric Corp. | Subranging analog-to-digital converter with digital error correction |
| US5053769A (en) * | 1990-02-12 | 1991-10-01 | Borg-Warner Automotive, Inc. | Fast response digital interface apparatus and method |
| US4987389A (en) * | 1990-04-02 | 1991-01-22 | Borg-Warner Automotive, Inc. | Lockproof low level oscillator using digital components |
| US5077528A (en) * | 1990-05-02 | 1991-12-31 | Borg-Warner Automotive Electronic & Mechanical Systems Corporation | Transient free high speed coil activation circuit and method for determining inductance of an inductor system |
| US5070332A (en) * | 1991-03-18 | 1991-12-03 | Burr-Brown Corporation | Two-step subranging analog to digital converter |
| US5231399A (en) * | 1991-09-27 | 1993-07-27 | Trw Inc. | Differential quantizer reference resistor ladder for use with an analog-to-digital converter |
| US5376077A (en) * | 1992-12-04 | 1994-12-27 | Interventional Technologies, Inc. | Introducer sheath with seal protector |
| US5387914A (en) * | 1993-02-22 | 1995-02-07 | Analog Devices, Incorporated | Correction range technique for multi-range A/D converter |
| EP0757861B1 (en) * | 1994-04-29 | 1998-12-30 | Analog Devices, Incorporated | Charge redistribution analog-to-digital converter with system calibration |
| US5600275A (en) * | 1994-04-29 | 1997-02-04 | Analog Devices, Inc. | Low-voltage CMOS comparator with offset cancellation |
| US5600322A (en) * | 1994-04-29 | 1997-02-04 | Analog Devices, Inc. | Low-voltage CMOS analog-to-digital converter |
| US5668551A (en) * | 1995-01-18 | 1997-09-16 | Analog Devices, Inc. | Power-up calibration of charge redistribution analog-to-digital converter |
| US5621409A (en) * | 1995-02-15 | 1997-04-15 | Analog Devices, Inc. | Analog-to-digital conversion with multiple charge balance conversions |
| US6037888A (en) * | 1998-03-23 | 2000-03-14 | Pmc-Sierra Ltd. | High accuracy digital to analog converter combining data weighted averaging and segmentation |
| US6072415A (en) * | 1998-10-29 | 2000-06-06 | Neomagic Corp. | Multi-mode 8/9-bit DAC with variable input-precision and output range for VGA and NTSC outputs |
| RU2241309C2 (ru) * | 2002-12-30 | 2004-11-27 | Легкий Николай Михайлович | Устройство аналого-цифрового преобразования |
| US7268720B1 (en) * | 2006-06-30 | 2007-09-11 | Analog Devices, Inc. | Converter networks for generation of MDAC reference signals |
| US7557745B2 (en) * | 2006-09-12 | 2009-07-07 | Texas Instruments Incorporated | Apparatus and method for managing access to the analog-to-digital conversion results |
| US7515077B2 (en) * | 2006-09-12 | 2009-04-07 | Texas Instruments Incorporated | Apparatus and method for monitoring analog peripheral devices by a processing unit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3460131A (en) * | 1965-07-23 | 1969-08-05 | Ibm | Sequentially gated successive approximation analog to digital converter |
| DE2830825C2 (de) * | 1978-07-13 | 1986-11-20 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Verfahren zur Umwandlung eines Analogsignals in ein Digitalsignal |
-
1987
- 1987-10-08 US US07/106,714 patent/US4804960A/en not_active Expired - Lifetime
-
1988
- 1988-10-03 EP EP19880909666 patent/EP0380583A4/en not_active Withdrawn
- 1988-10-03 WO PCT/US1988/003408 patent/WO1989003620A1/en not_active Ceased
- 1988-10-07 JP JP63254709A patent/JPH01136421A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0380583A1 (en) | 1990-08-08 |
| US4804960A (en) | 1989-02-14 |
| EP0380583A4 (en) | 1992-08-05 |
| WO1989003620A1 (en) | 1989-04-20 |
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