JPH0113651B2 - - Google Patents
Info
- Publication number
- JPH0113651B2 JPH0113651B2 JP56047575A JP4757581A JPH0113651B2 JP H0113651 B2 JPH0113651 B2 JP H0113651B2 JP 56047575 A JP56047575 A JP 56047575A JP 4757581 A JP4757581 A JP 4757581A JP H0113651 B2 JPH0113651 B2 JP H0113651B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- detector
- output
- stage
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
Description
【発明の詳細な説明】
本発明は最大長周期系列発生器の順次動作を部
分的にスキツプさせたパターン系列発生器に関す
る。
分的にスキツプさせたパターン系列発生器に関す
る。
最大長周期系列発生器としてフリツプフロツプ
を複数段縦続接続し、帰還回路を初段にまとめる
ように設け、且つ帰還回路の選定により分周する
ことは第１図に示すように公知である。
を複数段縦続接続し、帰還回路を初段にまとめる
ように設け、且つ帰還回路の選定により分周する
ことは第１図に示すように公知である。
第１図においてフリツプフロツプFF１，FF
２，…を分周段数だけ設け、各段からナンド回路
NAを介して初段のフリツプフロツプに帰還回路
を設けている。帰還回路を適宜選定することによ
り分周比を任意に選ぶことができる。しかしフリ
ツプフロツプの素子数が多くなり、大規模・高価
となる欠点があつた。第２図に示すものは通常の
フリツプフロツプにより２分周を繰返して行く回
路であつて、２の冪数分の一の分周比が得られる
に過ぎない。またフリツプフロツプ各段の動作遅
延時間分が後段になる程加算され、クロツクの立
上り時刻が同一でなくなるから、分周比を変える
ため後段の出力と初段の出力とについて論理積演
算するとヒゲ状パルスの発生することがあつて、
或周波数以上では使用できないことがある。
２，…を分周段数だけ設け、各段からナンド回路
NAを介して初段のフリツプフロツプに帰還回路
を設けている。帰還回路を適宜選定することによ
り分周比を任意に選ぶことができる。しかしフリ
ツプフロツプの素子数が多くなり、大規模・高価
となる欠点があつた。第２図に示すものは通常の
フリツプフロツプにより２分周を繰返して行く回
路であつて、２の冪数分の一の分周比が得られる
に過ぎない。またフリツプフロツプ各段の動作遅
延時間分が後段になる程加算され、クロツクの立
上り時刻が同一でなくなるから、分周比を変える
ため後段の出力と初段の出力とについて論理積演
算するとヒゲ状パルスの発生することがあつて、
或周波数以上では使用できないことがある。
本発明の目的は前述の欠点を改善し、パターン
系列発生器の順次変化を部分的にスキツプさせて
新たなパターン系列を短時間で発生させる発生器
を提供することにある。
系列発生器の順次変化を部分的にスキツプさせて
新たなパターン系列を短時間で発生させる発生器
を提供することにある。
以下図面に示す本発明の実施例について説明す
る。第３図においてFF１，FF２，…FF４はフ
リツプフロツプ、CLKは入力クロツクパルス、
NOR１，NOR２，NOR３は否定論理和演算回
路、ORは論理和演算回路を示し、丸印の数字は
第４図に示すタイムチヤートに対応している。
る。第３図においてFF１，FF２，…FF４はフ
リツプフロツプ、CLKは入力クロツクパルス、
NOR１，NOR２，NOR３は否定論理和演算回
路、ORは論理和演算回路を示し、丸印の数字は
第４図に示すタイムチヤートに対応している。
NOR４は否定論理和演算回路で特に本発明で
は特殊なパターンの発生したことを検出する検出
器として動作し、OR回路が前記検出器NOR４の
出力を系列発生器初段のフリツプフロツプFF１
に帰還する帰還路の一部となつている。
は特殊なパターンの発生したことを検出する検出
器として動作し、OR回路が前記検出器NOR４の
出力を系列発生器初段のフリツプフロツプFF１
に帰還する帰還路の一部となつている。
第４図に示すタイムチヤートはと示すクロツ
クパルスが入力したとき各フリツプフロツプのＤ
端子の電位によつて出力端子Ｑまたはの電位が
定められ、その状態が後段へ順次シフトされて行
くことを示している。第３図ではフリツプフロツ
プが４段あり、検出器NOR４が“1011”パター
ンを検出したときその出力が“１”となり、フ
リツプフロツプFF１の出力が“１”を続けて
行く。その結果13個のパターン系列の繰返しがな
されることが判るので、この回路は４段のフリツ
プフロツプを使用した13分周回路を構成してい
る。一般式で云えば 1011＝Ａ のパターンが発生したとき、それを検出器（第３
図におけるNOR４）により検出し、検出器出力
を初段FF１に帰還し初段FF１出力を“１”と
し、Ａのパターンを後段へシフトすることにより 1101（＝Ｂとおく） のパターンとして得られたものである。検出器
NOR４が存在しないときはＡパターンが得られ
てから、Ｂパターンが得られる迄に0101，1010と
いう２つのパターンを発生していることは第５図
のタイムチヤートが示している。即ち第５図は通
常の４段フリツプフロツプであれば16分周を構成
する従来の分周回路の動作を示している。なお第
５図に示すタイムチヤートにおいて各パターンを
書出して見ると No. パターン 1 1000 2 0100 3 0010 4 1001 5 1100 6 0110 7 1011 8 0101 9 1010 10 1101 11 1110 12 1111 13 0111 14 0011 15 0001 であつて、第３図の例ではNo.７のパターンをＡと
し、No.10のパターンをＢとし、途中No.８，No.９の
２ステツプをスキツプして、No.７からNo.10のパタ
ーンを直ぐ得ている。若し、ＡパターンとしてNo.
５の1100を選択するとき、このパターンを検出す
る検出器を設け、その検出器出力FF１に帰還し
て当初ビツトを“１”とするとNo.11の1100（Ｂパ
ターン）が得られる。このときは５ステツプをス
キツプしたため10分周回路を構成できることにな
る。回路を構成し電源を投入した初期状態におい
て或いは動作のエラーのため前述したようなＡパ
ターンが発生した場合はそれを検出する検出器を
設け、検出器出力を“１”として初段の素子に帰
還するように構成すると、その後早急に通常動作
に入る。その構成でないときは、クロツクを多数
数える間待つて初期状態を経過させる必要があ
る。
クパルスが入力したとき各フリツプフロツプのＤ
端子の電位によつて出力端子Ｑまたはの電位が
定められ、その状態が後段へ順次シフトされて行
くことを示している。第３図ではフリツプフロツ
プが４段あり、検出器NOR４が“1011”パター
ンを検出したときその出力が“１”となり、フ
リツプフロツプFF１の出力が“１”を続けて
行く。その結果13個のパターン系列の繰返しがな
されることが判るので、この回路は４段のフリツ
プフロツプを使用した13分周回路を構成してい
る。一般式で云えば 1011＝Ａ のパターンが発生したとき、それを検出器（第３
図におけるNOR４）により検出し、検出器出力
を初段FF１に帰還し初段FF１出力を“１”と
し、Ａのパターンを後段へシフトすることにより 1101（＝Ｂとおく） のパターンとして得られたものである。検出器
NOR４が存在しないときはＡパターンが得られ
てから、Ｂパターンが得られる迄に0101，1010と
いう２つのパターンを発生していることは第５図
のタイムチヤートが示している。即ち第５図は通
常の４段フリツプフロツプであれば16分周を構成
する従来の分周回路の動作を示している。なお第
５図に示すタイムチヤートにおいて各パターンを
書出して見ると No. パターン 1 1000 2 0100 3 0010 4 1001 5 1100 6 0110 7 1011 8 0101 9 1010 10 1101 11 1110 12 1111 13 0111 14 0011 15 0001 であつて、第３図の例ではNo.７のパターンをＡと
し、No.10のパターンをＢとし、途中No.８，No.９の
２ステツプをスキツプして、No.７からNo.10のパタ
ーンを直ぐ得ている。若し、ＡパターンとしてNo.
５の1100を選択するとき、このパターンを検出す
る検出器を設け、その検出器出力FF１に帰還し
て当初ビツトを“１”とするとNo.11の1100（Ｂパ
ターン）が得られる。このときは５ステツプをス
キツプしたため10分周回路を構成できることにな
る。回路を構成し電源を投入した初期状態におい
て或いは動作のエラーのため前述したようなＡパ
ターンが発生した場合はそれを検出する検出器を
設け、検出器出力を“１”として初段の素子に帰
還するように構成すると、その後早急に通常動作
に入る。その構成でないときは、クロツクを多数
数える間待つて初期状態を経過させる必要があ
る。
なお検出器の回路構成を変更し、検出器出力
“１”をインバータを介して“０”としてから帰
還させると、新パターンの先頭ビツトが“０”と
なる以外は同様な動作が得られる。勿論、前述の
場合とは分周数が異なつたパターンとなる。
“１”をインバータを介して“０”としてから帰
還させると、新パターンの先頭ビツトが“０”と
なる以外は同様な動作が得られる。勿論、前述の
場合とは分周数が異なつたパターンとなる。
このようにして本発明によると、パターン系列
発生器において特定パターンの発生したことを検
出する検出器を設け、該検出器出力を系列発生器
初段へ帰還させる構成により、所定比の分周比を
有する分周器などが容易に且つ短時間で得られ、
必要に応じ論理和演算を行なうことから、素子の
動作遅延時間の加算による影響が問題とならな
い。
発生器において特定パターンの発生したことを検
出する検出器を設け、該検出器出力を系列発生器
初段へ帰還させる構成により、所定比の分周比を
有する分周器などが容易に且つ短時間で得られ、
必要に応じ論理和演算を行なうことから、素子の
動作遅延時間の加算による影響が問題とならな
い。
第１図、第２図は従来の分周回路の構成図、第
３図は本発明の実施例の構成回路図、第４図は第
３図の動作タイムチヤート、第５図は従来回路の
動作タイムチヤートである。 FF１，FF２…フリツプフロツプ、NOR１，
NOR２．NOR３…否定論理和演算回路、NOR
４…特定パターン検出器、OR…論理和演算回
路、CLK…入力クロツクパルス。
３図は本発明の実施例の構成回路図、第４図は第
３図の動作タイムチヤート、第５図は従来回路の
動作タイムチヤートである。 FF１，FF２…フリツプフロツプ、NOR１，
NOR２．NOR３…否定論理和演算回路、NOR
４…特定パターン検出器、OR…論理和演算回
路、CLK…入力クロツクパルス。
Claims (1)
- 【特許請求の範囲】 １ 所定の複数段の出力に対し所定の演算を行つ
て入力に帰還することにより最大長周期系列を発
生するパターン系列発生器において、 各段の状態がある定まつたパターンになつたこ
とを検出する検出器を有し、 該検出器の出力により前記入力に帰還する信号
を反転すること を特徴とするパターン系列発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56047575A JPS57162518A (en) | 1981-03-31 | 1981-03-31 | Pattern series generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56047575A JPS57162518A (en) | 1981-03-31 | 1981-03-31 | Pattern series generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57162518A JPS57162518A (en) | 1982-10-06 |
| JPH0113651B2 true JPH0113651B2 (ja) | 1989-03-07 |
Family
ID=12779035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56047575A Granted JPS57162518A (en) | 1981-03-31 | 1981-03-31 | Pattern series generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57162518A (ja) |
-
1981
- 1981-03-31 JP JP56047575A patent/JPS57162518A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57162518A (en) | 1982-10-06 |
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