JPH01137728A - シリアル／パラレル変換の回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、直列なシリアル信号を並列なパラレル信号に
変換する回路装置に関し、とくに同期信号、データ信号
ならびにアイドル信号を含むシリアル信号ならびにシリ
アル信号をサンプリングするシリアル信号のクロックを
それぞれ入力して、上記のデータ信号をパラレル信号に
変換して出力するシリアル／パラレル変換の回路装置に
関する。

〔従来の技術Ｊ データ伝送における直列伝送方式では、受信端で同期を
とってｇｊ−シ１リアルな直列信号をパラレルな並列信
号に変換する回路が必要である。このシリアル信号をパ
ラレル信号に変換する回路は、−般に多く用いられてい
る。シリアル信号は、例えば第２図に示すように、アイ
ドル信号１３、同期信号１４、ならびにデータ信号１５
を含む直列信号である。

従来、この種のシリアル／パラレル変換回路装置は、第
５図に示されるように、独立した同期検出回路ｌＯを設
けて、シリアル信号１に含まれる同期信号１４を検出し
、データ信号１５をパラレル信号９に変換していた。

第５図において、シリアル信号１のアイドル信号１３が
同期検出回路ｌＯに入力されると、同期検出回路ＩＯに
より出力されるカウンタのクリア信号１１は、同期信号
１４の未検出のため、論理和回路１２を介して同期カウ
ンタ３をクリアする。一方、同期用カウンタ３は、カウ
ンタ信号４にて同期末検出状態であることを制御用のり
一ドオンリメモリ（以下、ＲＯＭという）５に知らせる
。

次にシリアル信号１の同期信号１４が供給された場合、
同期検Ｎ路ｌＯより同期検出状態を示すりＣｗ。

リア信号１１が出力され、同期用カウンタ３がクリアさ
れずに動作する。そしてシリアル信号１のデータ信号１
５が供給されると、カウント信号４を介在して、制御用
ＲＯＭ５よりパラレルデータ検出用のクロック７が出力
される。かくして、パラレル変換回路８により、データ
信号１５がパラレル信号９に変換されて出力される。

以下、第５図の動作を第６図から第１Ｏ図を参照して説
明する。

同期検出回路ｌＯは、第６図に示すように、たとえばノ
ット回路１０ａおよびバッファ回路１０ｂからなる同期
信号の設定回路１６、ならびにセレクタ１７で構成され
、同期信号１４と同じパターンを作成する。なお第６図
は、同期信号１４がｒ　０１００ＯＯＯＩＪの場合の同
期信号設定回路１６を示す。セレクタ１７はカウンタ信
号４を端子ＳＥＬに入力して、カウンタ信号４に示す値
をカウンタのクリア信号１１として出力することにより
、シリアル信号１の同期信号１４を受信したか否かを検
出する。

第８図には、シリア啄り言号１の同期信号１４が同期検
出回路ＩＯに入力された場合、即ち同期検出時のパター
ンを示している。カウンタクリア信号１１の出力は、カ
ウンタ信号４が０から整数のｎ（ｎは同期信号１４のビ
ット数であって、第６図の場合はｎ＝８）へ順次インク
リメントされることによって、正常に同期信号１４が検
出されたことになり、その時点ｔで、同期検出信号６が
同期未検出状態から同期検出状態に変化する。そして同
期検出信号６が、同期用カウンタ３ならびに同期検出回
路１０の動作を中止する状態になり、同期検出を終了す
る。

第９図には、シリアル信号１の同期信号１４以外の信号
であるアイドル信号１３またはデータ信号１４が、同期
検出回路ｌＯに入力された場合、即ち同期信号１４とし
て判断されない同期検出時のパターンを示している。こ
の時のカウンタクリア信号１１は、カウンタ信号４がｎ
になる前に、同期はずれｔｌ、ｔ２．ｔ３の状態となり
「０」に戻ることにより、同期信号１４として判定され
ない状態が続き、同期゛用カウン゛り３が途中でクリア
される状態が継続される。但し、同期検出信号６が同期
用カウンタ３ならびに同期検出回路１０の動作を中止し
ている状態の場合には、第９図で説明した動作は行なわ
れない。

次に、同期用カウンタ３ならびに制御用ＲＯＭ５の動作
を説明する。第１０図に同期信号１４の検出時とパラレ
ル信号９の作成時のカウンタ信号４、同期検出信号６な
らびにパラレルデータ検出用のクロック７のパターンを
示している。

同期用カウンタ３は、同期信号１４の検出時にシリアル
信号クロック２によりカウンタ信号４の値を順次インク
リメントし、また同期信号１４の未検出時には、同期検
出信号６およびカウンタクリア信号１１により、カウン
タ信号４の値をｒＯＪに戻す動作を行なう。

制御用ＲＯＭ５は同期用カウンタ３の出力であるカウン
タ値に基づいて次の通り動作する。まず、カウンタ信号
４の値が「０」〜「ｎ」、すなわち同期信号１４の検出
時の場合は、同期信号１４がまだ検出されていない状態
と判断して、同期検出回路ｌＯのセレクタ１７で同期信
号１４を検出するための動作が行なわれる。この時、パ
ラレルデータ検出用クロック７の出力は行なわれない。

そしてカウンタ信号４がｒｎＪをこえた場合、すなわち
パラレル信号９の作成時に、第１Ｏ図の如く、パラレル
データ検出用のクロック７が、ｍ間隔（整数ｍはパラレ
ル信号９のビット数）でに個（整数にはパラレル信号９
のデータ数）だけ出力される。

この時の同期検出信号６は、常に同期検出状態を示すよ
うに設定され、カウンタクリア信号１１で論理和回路１
２により同期用カウンタ３にクリアをかけないようにす
る。そしてパラレルデータ検出用クロック７かに個目の
信号を出力したあと、即ちパラレル信号９の作成終了後
に、カウンタ信号４の値を再び同期検出を行なう状態と
するため、同期検出信号６を同期未検時として、同期用
カウンタ３にクリアをかけカウンタ信号４の値を「０」
に戻す。

次に、パラレル変換回路８の動作を第７図によ合、シリ
アル信号クロック２のタイミングでシフトレジスタ１８
により準パラレル信号２０に変換される。この準パラレ
ル信号２０は、ＬＳＢ　（パラレル信号９の最下位ビッ
ト）とＭＳＢ　（パラレル信号９の最上位ビット）との
区別がなく、単純にｍ個に分割された信号である。この
準パラレル信号２０をＬＳＢとＭＳＢとをそろえたパラ
レル信号９とするには、Ｄ形フリップフロップ１９でパ
ラレルデ−タ検出用クロック７のタイミングによりパラ
レル信号９を作成し、外部に送出する。

〔発明が解決しようとする問題点〕

上述した従来のシリアル／パラレル変換回路装置におい
て、同期検出回路ｌＯは、シリアル信号１のアイドル信
号Ｉ３ならびに同期信号１４を入力した時のみ動作して
おり、データ信号１５の場合はその機能を停止している
。

また、制御用ＲＯＭ５の出力であるパラレルデータ検出
用クロック７は、アイドル信号１３ならびに同期信号１
４の場合には動作を停止しており、シリアル信号１のデ
ータ信号１５を入力した場合のみ動作している。

このように、同期検出回路ｌＯならびに制御用ＲＯＭ５
の動作の一部は、一方が動作している時には他方が動作
していない状態となり、回路の動作の一部に無駄が生じ
てしまう。

本発明の目的は、同期検出回路１０ならびに制御用ＲＯ
Ｍ５の両機能を制御用ＲＯＭ５に合体して、構成ならび
に構造の簡略化をはかったシリアル／パラレル変換の回
路装置を提供することにある。

Ｌ問題点を解決するための手段〕 本発明の回路装置は、アイドル信号、同期信号ならびに
データ信号からなるシリアル信号を入力すると共に、該
シリアル信号をサンプリングするクロックを入力して、
変換されたパラレル信号を出力する回路装置において、
前記シリアル信号のクロックを入力して、その計数値で
あるカウンタ信号を送出する同期用カウンタと、前記カ
ウンタ信号ならびに前記シリアル信号をアドレス信号と
して入力して同期信号を検出し、該同期検出信号を前記
同期用カウンタに送出すると共に、パラレルデータ検出
用のクロックを送出する制御用ＲＯＭと、前記シリアル
信号、前記シリアル信号のクロックならびに前記パラレ
ルデータ検出用クロックをそれぞれ入力して、前記の変
換されたパラレル信号を送出するパラレル変換回路と、
を備えていることを特徴とする。

〔作　用〕

したがって本発明によると、制御用ＲＯＭが同期検出機
能と制御機能とを有するため、回路設計時における回路
の簡略化が得られると共に、動作時における故障率が減
少することになって、信頼性が向上することになる。

〔実施例〕

以下に本発明を、その実施例について図面を参照して説
明する。

第１図は本発明による一実施例を示すブロック図、第３
図は第１図の制御用ＲＯＭ５１ならびに同期用カウンタ
３の動作をしめずタイムチャート、第４図は第１図の制
御用ＲＯＭ５１の動作をしめすフローチャートである。

まず、第１図に示すように、シリアル信号１を制御用Ｒ
ＯＭ５１ならびにパラレル変換回路８のシフトレジスタ
１８に入力し、シリアル信号のクロック２を同期用カウ
ンタ３ならびにパラレル変換回路８のシフトレジスタ１
８のクロック端子ＣＫに入力するように接続されている
。同期用カウンタ３は、シリアル信号クロック２をクロ
ック端子ＣＫに入力すると共に、同期検出信号６をクリ
ア端子ＣＬＲに入力して、カウンタ信号４を制御用ＲＯ
Ｍ５１に出力するように接続されている。

制御用ＲＯＭ５１には、シリアル信号１ならびにカウン
タ信号４が入力されて、同期検出信号６を同期用カウン
タ３に出力すると共に、パラレルデータ検出用のクロッ
ク７をパラレル変換回路８のＤ形フリップフロップ１９
のクロック端子ＧＫに出力するように接続されている。

シフトレジスタ１８は準パラレル信号２０を出力するよ
うにＤ形フリップフロップ１９に接続され、Ｄ形フリッ
プフロップ１９からはパラレル信号９が出力される。

軸 次に第１図のシリアル／パラレル変換回路装置の動作を
、第２図から第４図を参照して説明する。

この実施例は、シリアル信号１が”００１１”のくり返
しであるアイドル信号１３、”旧００００旧”の８ビツ
トである同期信号１４、ならびに８ビツトで５１０バイ
トあるデータ信号１５である場合で説明する。

従って第１図に示すように、パラレル変換回路８のシフ
トレジスタ１８の出力である準パラレル信号２０ならび
にＤ形フリップフロップ１９からの出力であるパラレル
信号９は、それぞれ２０−１から２０−８の８本構成、
ならびに９−１から９−８の８本構成となる。

そしてカウンタ信号４は同期カウンタ３より１２本出力
され、カウンタ信号４の値がｒＯＪ〜「７」までは同期
信号１４の受信時に使用されると共に、「８」〜ｒ４０
８７Ｊ　　（８ビツトのデータ信号１５が５１０バイト
あるので、シリアル信号１に直した場合８　ｘ　５１０
　＝　４０８０必要）まではデータ信号１５の処理時に
使用、され、残りの値のｒ　４０８８Ｊ〜：、；；ノ ｒ４０９５Ｊ　　（カウンタ信号４で表現できる最大値
）までを、同期信号１４の受信待時へもどす、すなわち
カウンタ信号４の値をｒＯＪに戻すために使用する。

シリアル信号１が制御用ＲＯＭ５１に入力されると共に
、シリアル信号クロック２が同期カウンタ３に入力され
て、制御用ＲＯＭ５１ならびに同期用カウンタ３の動作
により、シリアル信号ｌの内容が同期信号１４であるか
否かの検出を行なう。

第３図ならびに第４図に示すように、シリアル信号１と
してｒｏｏｌｌＪのアイドル信号１３が制御用ＲＯＭ５
１に入力される場合は、カウンタ信号４の値は「０」を
示し同期検出信号６は同期未検出の状態として、同期用
カウンタ３にクリアを行なうように設定される（ステッ
プ５ＴＩ）。

次いでｒ　０１００ＯＯＯＩＪの同期信号１４が制御用
ＲＯＭ５１に入力される場合には、第４図のステップＳ
Ｔ２〜ＳＴＭの如く、カウンタ信号４の値が「０」〜「
７」まで順次インクリメントされ、カウンタ信号４の値
が同期信号１４の各ビットの位置を示すと仮定して、同
期検出信号６は、同期検出の状態として同期用カウンタ
３にはクリアをかけないようにする（ステップＳＴＭ）
。そしてカウンタ信号４の値が「７」で同期検出が終了
したことになり、同期検出信号６は引続き同期検出の状
態として同期用カウンタ３へクリアをかけない状態とす
る。

制御用ＲＯＭ５１が、同期信号１４の第８ビツト目であ
る「７」を比較して同期検出が終了すると、データ信号
１５が入力されるタイミングとなって、パラレルデータ
検出用のクロック７の信号がＤ形フリップフロップ１９
のクロック端子ＣＫに出力されると共に、一方、カウン
タ信号４の値は、「８」以上、順次インクリメントされ
る。なお、パラレルデータ検出用クロック７の信号は、
従来と同様に第１Ｏ図に示されるように、ｍ間隔にに個
出力される。

パラレル変換回路８は従来と同様に、シフトレジスタ１
８は、シリアル信号１ならびにシリアル信号クロック２
を入力して、準パラレル信号２０である２０−１から２
０−８までをＤ形フリップフロップ１９に出力し、Ｄ形
フリップフロップ１９ではパラレルデータ検出用のクロ
ック７により、準パラレル信号２０をパラレル信号９と
して９−１から９−８までを出力する。

そしてデータ信号１５が終了して再びアイドル信号１５
が入力されたとき、同期検出信号６を再び同期未検出状
態として、同期用カウンタ３にクリアをかけて同期検出
待ちの状態となる。

［発明の効果］ 以上説明したように本発明は、制御用ＲＯＭに同期検出
機能ならびに制御機能の両機能をもたせたので、構成な
らびに構造の簡略化が可能となり、回路設計時における
回路の簡略化ならびに稼動時における故障率を減少する
ことができるため、信頼性が向上するという効果がある
。

【図面の簡単な説明】

第１図は本発明による一実施例を示すブロック図、第２
図は同上を説明する信号図、第３図は第１図の動作をし
めずタイムチャート、第４図は第１図の動作をしめずフ
ローチャート、第５図は従来例をしめずブロック図、第
６図は第５図の同期検出回路の構成を示すブロック図、
第７図は第５図の同期信号設定回路の構成図、第８１．
￥１．第９図は第５図の同期検出回路のタイムチャート
、第１Ｏ図は、第５図の動作を説明するタイムチャート
である。 １・・・・・・・・・シリアル信号、 ２・・・・・・・・・シリアル信号クロック、３・・・
・・・・・・同期用カウンタ、４−−−−−・・・・カ
ウンタ信号、 ５１・・・・・・・・・制御用ＲＯＭ。 ６・・・・・・・・・同期検出信号、 ７・・・・・・・・・パラレルデータ検出用クロック、
８・・・・・・・・・パラレル変換回路、９・・・・・
・・・・パラレル信号、 １３・・・・・・・・・アイドル信号、１４・・・・・
・・・・同期信号、 １５・・・・・・・・・データ信号、 １８・・・・・・・・・シフトレジスタ、１９・・・・
・・・・・Ｄ形フリップフロップ、２０・・・・・・・
・・準パラレル信号。

Claims (1)

1. 【特許請求の範囲】 １）アイドル信号、同期信号ならびにデータ信号からな
   るシリアル信号を入力すると共に、該シリアル信号をサ
   ンプリングするクロックを入力して、変換されたパラレ
   ル信号を出力する回路装置において、 前記シリアル信号のクロックを入力して、その計数値で
   あるカウンタ信号を送出する同期用カウンタと、 前記カウンタ信号ならびに前記シリアル信号をアドレス
   信号として入力して同期信号を検出し、該同期検出信号
   を前記同期用カウンタに送出すると共に、パラレルデー
   タ検出用のクロックを送出する制御用ＲＯＭと、 前記シリアル信号、前記シリアル信号のクロックならび
   に前記パラレルデータ検出用クロックをそれぞれ入力し
   て、前記の変換されたパラレル信号を送出するパラレル
   変換回路と、を備えていることを特徴とするシリアル／
   パラレル変換の回路装置。 ２）前記のパラレル変換回路が、シフトレジスタならび
   にＤ形フリップフロップである前記特許請求の範囲第１
   項に記載の回路装置。