JPH01140493A - Ｍｏｓ型ダイナミックｒａｍ - Google Patents
Ｍｏｓ型ダイナミックｒａｍInfo
- Publication number
- JPH01140493A JPH01140493A JP62299115A JP29911587A JPH01140493A JP H01140493 A JPH01140493 A JP H01140493A JP 62299115 A JP62299115 A JP 62299115A JP 29911587 A JP29911587 A JP 29911587A JP H01140493 A JPH01140493 A JP H01140493A
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- JP
- Japan
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- bit line
- voltage
- sense amplifier
- input
- transistors
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- 239000011159 matrix material Substances 0.000 claims description 3
- 230000003321 amplification Effects 0.000 claims description 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 10
- 230000004913 activation Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
不発明はＭＯ８型ダイナミックＲＡＭに関し、特に書込
み・読出ししないときにビット線を中間電位にプリチャ
ージする機能をもつＭＯＳ型ダイケミＲＡＭに関する。
み・読出ししないときにビット線を中間電位にプリチャ
ージする機能をもつＭＯＳ型ダイケミＲＡＭに関する。
従来、この棟のＭＯ８’Ｈ３ダイナミックＲＡＭは、第
５図に示すように、それぞれ１つのＮチャネルＭＯ８型
のトランジスタ（ＱＭＩ 、 ＱＭ２ ）と１つの容−
１ｉ１ｉ子（Ｃｙ１＊ ０Ｍ２ ）とを備えマトリクス
状に配列された複数のメモリセル（ＭＣ，、ＭＣ２）
と、これらメモリセルと接続する複数の第１及び第２の
ビット線（Ｂｌ 、Ｂ２ ）及びワード線（Ｗｌ。
５図に示すように、それぞれ１つのＮチャネルＭＯ８型
のトランジスタ（ＱＭＩ 、 ＱＭ２ ）と１つの容−
１ｉ１ｉ子（Ｃｙ１＊ ０Ｍ２ ）とを備えマトリクス
状に配列された複数のメモリセル（ＭＣ，、ＭＣ２）
と、これらメモリセルと接続する複数の第１及び第２の
ビット線（Ｂｌ 、Ｂ２ ）及びワード線（Ｗｌ。
Ｗｔ）とを備え友メモリアレイ１と、書込み・読出しの
ない期間に、第１及び第２のビット線（Ｂ！。
ない期間に、第１及び第２のビット線（Ｂ！。
Ｂｚ）ｋ同一の中間電位にプリチャージするビット線中
間電位発生部２と、それぞれＰチャネルＭＯ８型のトラ
ンジスタＱ８！、Ｑ８２及びＮチャネルＭＯ８型のトラ
ンジスタＱｓａ、Ｑｓ４を備え第Ｉ及び第２の入出力端
を対応する第１及び第２のビット線（Ｂ１ ｓＢ２
）と接続してこれら第１及び第２のビット線（Ｈｌ 、
Ｂ２ ）間の電位差を増幅するフリップフロップ差動増
幅型の複数のセンス増幅器３と、書込み・読出し時にセ
ンス増幅器３を駆動するセンス増幅器駆動部４とを有す
る構成となっていた。
間電位発生部２と、それぞれＰチャネルＭＯ８型のトラ
ンジスタＱ８！、Ｑ８２及びＮチャネルＭＯ８型のトラ
ンジスタＱｓａ、Ｑｓ４を備え第Ｉ及び第２の入出力端
を対応する第１及び第２のビット線（Ｂ１ ｓＢ２
）と接続してこれら第１及び第２のビット線（Ｈｌ 、
Ｂ２ ）間の電位差を増幅するフリップフロップ差動増
幅型の複数のセンス増幅器３と、書込み・読出し時にセ
ンス増幅器３を駆動するセンス増幅器駆動部４とを有す
る構成となっていた。
次に、このＭＯ８型ダイナミックＲＡＭの動作について
説明する。
説明する。
第６図は第５図に示されたＭＯＳ型ダイケミＲＡＭの各
部信号の波形図である。
部信号の波形図である。
はじめは、ビットｍＢｘ、Ｂｚは電源電圧ＶＯＯと接地
電位（ＯＶ）との間の中間電位ＶＭＤ“にプリチャージ
されている。
電位（ＯＶ）との間の中間電位ＶＭＤ“にプリチャージ
されている。
読出し時等で、１つのワード線Ｗ１が選択されこのワー
ドａＷｔ の電圧ＶＷＩ’が立上ると、メモリセルＭＣ
！のトランジスタＱＭＩが導通し、ビット線Ｂ１とメモ
リセルＭＣ，の容量素子ＣＭＩとが薄合し、メモリセル
ＭＣ！が高レベルのデータであればビ。
ドａＷｔ の電圧ＶＷＩ’が立上ると、メモリセルＭＣ
！のトランジスタＱＭＩが導通し、ビット線Ｂ１とメモ
リセルＭＣ，の容量素子ＣＭＩとが薄合し、メモリセル
ＭＣ！が高レベルのデータであればビ。
ト線Ｂ、の電圧ＶＢＩがわずかに高くなる。
次に、センス増幅器駆動回路４への活性化信号Φ１が立
上ると、センス増幅器３に電圧■８１ 、ｖ８２が供給
され、センス増幅器３はビット線Ｂ１，８２間の電位差
金増重すると共に出力する。
上ると、センス増幅器３に電圧■８１ 、ｖ８２が供給
され、センス増幅器３はビット線Ｂ１，８２間の電位差
金増重すると共に出力する。
ここで、ワード線Ｗ、 Ｋは電源電圧ＶＯＯより高い電
圧が印加されており、従ってメモリセルＭＣＩのトラン
ジスタＱＭ１ −′ と容量素子ＣＭＩとの接続
点（以下節点Ｎｌという）の電圧ＶＭＩはビット線Ｂｌ
の電圧ＶＢＩＫ追従し、電源電圧ＶＯＯまで上昇する。
圧が印加されており、従ってメモリセルＭＣＩのトラン
ジスタＱＭ１ −′ と容量素子ＣＭＩとの接続
点（以下節点Ｎｌという）の電圧ＶＭＩはビット線Ｂｌ
の電圧ＶＢＩＫ追従し、電源電圧ＶＯＯまで上昇する。
このようにしてメモリセルＭＣ！はリフレッシュされる
。
。
次に、ワード線Ｗ！及び活性化信号０里の電圧が下降し
、ビット線中間電位発生部２への活性化信号Φ２が立上
ると、ビット線中間電位発生部２によＱビット線Ｂ！
、Ｂ２が中間電位ＶＭＤ“にグリチャージされ次の読出
し・書込みに備えられる。
、ビット線中間電位発生部２への活性化信号Φ２が立上
ると、ビット線中間電位発生部２によＱビット線Ｂ！
、Ｂ２が中間電位ＶＭＤ“にグリチャージされ次の読出
し・書込みに備えられる。
このビットａｄ、、Ｂ２の電圧は、メモリセルＭＣ１，
ＭＣ２のデータが高レベルであってもま几低レベルであ
っても同一の中間電位ＶＭＤ“となる。
ＭＣ２のデータが高レベルであってもま几低レベルであ
っても同一の中間電位ＶＭＤ“となる。
すなわち、ビット線中間電位発生部２はビット線Ｂ＋、
Ｂ２’ｅバランスさせる機能をもっている。
Ｂ２’ｅバランスさせる機能をもっている。
上述しｔ従来のＭＯ８型ダイナミックＲＡＭは、選択時
のワードｒｆＡ （Ｗｌ 、 Ｗｚ ）の電圧Ｖｗｌ
′、■Ｗ２’全電源電圧ＶＯＯより高い電圧にする構成
となっているので、ワードａ（Ｗｔ 、Ｗｔ ）への
電圧供給回路が大きくなり制御が複雑になるという欠点
がある。
のワードｒｆＡ （Ｗｌ 、 Ｗｚ ）の電圧Ｖｗｌ
′、■Ｗ２’全電源電圧ＶＯＯより高い電圧にする構成
となっているので、ワードａ（Ｗｔ 、Ｗｔ ）への
電圧供給回路が大きくなり制御が複雑になるという欠点
がある。
一方、選択時のワード線（Ｗｌ 、Ｗｚ ）の電圧を電
源電圧Ｖｃｏと同一レベルにすると、第７図に示すよう
に、節点Ｎ！の電圧ＶＭＩと中間電位ＶＭＤ“との差が
、データが高レベルのときはトランジスタＱＭＩのしき
い値電圧により小さく、データが低レベルのときは大き
くなり、高レベル【対するセンス増幅器３の動作余裕が
低下するという欠点がある。
源電圧Ｖｃｏと同一レベルにすると、第７図に示すよう
に、節点Ｎ！の電圧ＶＭＩと中間電位ＶＭＤ“との差が
、データが高レベルのときはトランジスタＱＭＩのしき
い値電圧により小さく、データが低レベルのときは大き
くなり、高レベル【対するセンス増幅器３の動作余裕が
低下するという欠点がある。
本発明の目的は、選択時のワード線の電圧全電源電圧と
同一レベルにしても簡単な構成で、メモリセルのデータ
が高レベルのときと低レベルのときとの第１及び第２の
ビット線の中間電位に対する電位差をバランスさせるこ
とができ、従ってセンス増幅器の動作余裕を増すことが
できかつワード線電圧供給回路の規模を低減することが
できるＭＯ８型ダイナミック几ＡＭｉ提供することにあ
る。
同一レベルにしても簡単な構成で、メモリセルのデータ
が高レベルのときと低レベルのときとの第１及び第２の
ビット線の中間電位に対する電位差をバランスさせるこ
とができ、従ってセンス増幅器の動作余裕を増すことが
できかつワード線電圧供給回路の規模を低減することが
できるＭＯ８型ダイナミック几ＡＭｉ提供することにあ
る。
〔問題点全解決するための手段〕
不発明のＭＯ８型ダイナミック凡ＡＭは、マトリクス状
に配列された複数のメモリセルと、これらメモリセルと
接続する複数の累１及び第２のビット線及びワード線と
全備えたメモリアレイと、書込み・読出しのない期間に
前記％第１及び第２のビット線を同一の中間電位にプリ
チャージするビット線中間電位発生部と、それぞれドレ
イン（又はソース）全対応する前記号１のビット線と凄
続しゲートが所定の電位に保持されｔ複数の箒１のトラ
ンジスタと、それぞれドレイン（又はソース）を対応す
る前記第２のビット線と接続しゲートが所定の電位に保
持された複数の第２のトランジスタと、それぞれ第１の
入出力端を対応する前記第１のトランジスタのソース（
又はドレイン）と接続し第２の入出力端全対応する前記
名２のトランジスタのソース（又はドレイン）と接快し
対応する前記第１及び第２のビット線間の電位差全増幅
するフリラグフロップ差動増電型の複数のセンス増幅器
とを有している。
に配列された複数のメモリセルと、これらメモリセルと
接続する複数の累１及び第２のビット線及びワード線と
全備えたメモリアレイと、書込み・読出しのない期間に
前記％第１及び第２のビット線を同一の中間電位にプリ
チャージするビット線中間電位発生部と、それぞれドレ
イン（又はソース）全対応する前記号１のビット線と凄
続しゲートが所定の電位に保持されｔ複数の箒１のトラ
ンジスタと、それぞれドレイン（又はソース）を対応す
る前記第２のビット線と接続しゲートが所定の電位に保
持された複数の第２のトランジスタと、それぞれ第１の
入出力端を対応する前記第１のトランジスタのソース（
又はドレイン）と接続し第２の入出力端全対応する前記
名２のトランジスタのソース（又はドレイン）と接快し
対応する前記第１及び第２のビット線間の電位差全増幅
するフリラグフロップ差動増電型の複数のセンス増幅器
とを有している。
次に、本発明の実施列について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例が１＠５図に示された従来のＭＯ８型ンを対
応する第１のビット線（Ｂｌ ）と接続しソースを対応
するセンス増幅器３の第１の入出力端と接続しゲートに
電源電圧ＶＯＯ全接続し几複数のＮチャネルＭＯ８型の
第１のトランジスタ（Ｑｌ）と、それぞれドレインを対
応する第２のビット線（Ｂ２ ）と接続しソースを対応
するセンス増幅器３の第２の入出力端と接続しゲートに
電源電圧■ｏｏ ｔ’接続した複数のＮチャネルＭＯ
８型の第２のトランジスタ（Ｑ２ ）と全役は交点にあ
る。
応する第１のビット線（Ｂｌ ）と接続しソースを対応
するセンス増幅器３の第１の入出力端と接続しゲートに
電源電圧ＶＯＯ全接続し几複数のＮチャネルＭＯ８型の
第１のトランジスタ（Ｑｌ）と、それぞれドレインを対
応する第２のビット線（Ｂ２ ）と接続しソースを対応
するセンス増幅器３の第２の入出力端と接続しゲートに
電源電圧■ｏｏ ｔ’接続した複数のＮチャネルＭＯ
８型の第２のトランジスタ（Ｑ２ ）と全役は交点にあ
る。
矢に、この実施例の動作について説明する。
ｉＫ２図はこの実施例の動作全説明するｔめの各部信号
の波形図である。
の波形図である。
読出し時等で、ワード線Ｗ１が選択され、このワード線
Ｗｌの電圧ＶＷＩが立上ると、メモリセルＭＣ１とビッ
ト線Ｂ１とが結合し、活性化信号Φ！が立上るとセンス
増幅器３に電圧Ｖ８１．Ｖ８２が供給されてセンス増幅
器３はビット線Ｈ！ 、８２間の電位差全増幅し出力す
る。
Ｗｌの電圧ＶＷＩが立上ると、メモリセルＭＣ１とビッ
ト線Ｂ１とが結合し、活性化信号Φ！が立上るとセンス
増幅器３に電圧Ｖ８１．Ｖ８２が供給されてセンス増幅
器３はビット線Ｈ！ 、８２間の電位差全増幅し出力す
る。
ここでセンス増幅器３の第１の入出力端の電圧ＶＯＩは
、メモリセルＭＣ，のデータが高レベルのとき、電源電
圧ＶＯＣまで上昇するが、ビット線Ｂ！の’Ｉｆ圧はト
ランジスタＱ！のしきい値電圧により、電源電圧ＶＯＯ
より一段低い電圧までしか上昇しない。
、メモリセルＭＣ，のデータが高レベルのとき、電源電
圧ＶＯＣまで上昇するが、ビット線Ｂ！の’Ｉｆ圧はト
ランジスタＱ！のしきい値電圧により、電源電圧ＶＯＯ
より一段低い電圧までしか上昇しない。
節点Ｎ！の電圧ＶＭＩはビット線Ｂ１の電圧ＶＢ□に追
従する。
従する。
次に、活性化信号Φ２が立上りビット線中間電位発生部
２が動作すると、ビット線Ｂ、、Ｂ、の電圧ＶＢＩ 、
ＶＢ２にバランスし電源電圧ＶＯＯよジー段低い電圧
と接地電位との中間の中間電位ＶＭＤとなる。
２が動作すると、ビット線Ｂ、、Ｂ、の電圧ＶＢＩ 、
ＶＢ２にバランスし電源電圧ＶＯＯよジー段低い電圧
と接地電位との中間の中間電位ＶＭＤとなる。
従って、節点Ｎｌは電源電圧ＶＯＯより一段低い電圧ま
でしかならないが、ビット線Ｂｌ 、Ｂ２の電圧ＶＢ！
、■Ｂ２と中間電位ＶＭＤとの間の電位差は、メモリセ
ルのデータが高レベルであっても低レベルであってもそ
の絶対値はほぼ等しくなジ、センス増＠Ｄ３の動作余裕
は高レベル、低レベルとも同種とすることができ、従っ
て動作余裕金増すことができる。
でしかならないが、ビット線Ｂｌ 、Ｂ２の電圧ＶＢ！
、■Ｂ２と中間電位ＶＭＤとの間の電位差は、メモリセ
ルのデータが高レベルであっても低レベルであってもそ
の絶対値はほぼ等しくなジ、センス増＠Ｄ３の動作余裕
は高レベル、低レベルとも同種とすることができ、従っ
て動作余裕金増すことができる。
第３図は不発明の第２の実施例を示す回路図である。
この実施例は、第１及び第２のトランジスタＱｌ ＋Ｑ
２のゲート電圧をゲート電圧発生回路５によジ供給し、
このゲート電圧を任意に変えることができるようにしｔ
ものである。
２のゲート電圧をゲート電圧発生回路５によジ供給し、
このゲート電圧を任意に変えることができるようにしｔ
ものである。
このゲート電圧を変えることによジ、ビット線Ｂｒ
、 Ｂｚ １７）’を圧Ｖｎｔ 、 ＶＢ２に最Ｊノ中
Ｍ電位ＶＭＤ’とすることができる。微細化が進むとメ
モリセル（Ｍｅｔ 、ＭＣｚ ）の容ｉ：素子＜ＣＭｘ
、ＣＮ３）の酸化膜厚が薄くなるので、この酸化膜の耐
電圧特性が低下するが、この実施例全適用することによ
ジ、容量素子（ＣＭＩ、ＣＮ３）の電極間電圧勿低くく
することができる利点がある。
、 Ｂｚ １７）’を圧Ｖｎｔ 、 ＶＢ２に最Ｊノ中
Ｍ電位ＶＭＤ’とすることができる。微細化が進むとメ
モリセル（Ｍｅｔ 、ＭＣｚ ）の容ｉ：素子＜ＣＭｘ
、ＣＮ３）の酸化膜厚が薄くなるので、この酸化膜の耐
電圧特性が低下するが、この実施例全適用することによ
ジ、容量素子（ＣＭＩ、ＣＮ３）の電極間電圧勿低くく
することができる利点がある。
以上説明したように不発明は、ビット線とセンス増幅器
の入出力端との間にそれぞれトランジスタを入れる構成
とすることにより、選択時のワード線の電圧全電源電圧
と同一レベルにしても、簡単な回路でメモリセルのデー
タが高レベルのときと低レベルのときの第１及び第２の
ビット線の電圧と中間電位との間の電位差を同程度にす
ることができ、従ってセンス増幅器の動作余裕を増すこ
とができ、かつワード線の電圧供給回路の規模を低減す
ることができる効果がある。
の入出力端との間にそれぞれトランジスタを入れる構成
とすることにより、選択時のワード線の電圧全電源電圧
と同一レベルにしても、簡単な回路でメモリセルのデー
タが高レベルのときと低レベルのときの第１及び第２の
ビット線の電圧と中間電位との間の電位差を同程度にす
ることができ、従ってセンス増幅器の動作余裕を増すこ
とができ、かつワード線の電圧供給回路の規模を低減す
ることができる効果がある。
第１図は不発明の第１の実施例を示す回路図、第２図は
答１図に示された実施例の動作を説明するための各部信
号の波形図、第３図は本発明の第２の実施例を示す回路
図、第４図は第３図に示された実施例の動作′ｆｒ：説
明するための各部信号の波形図、第５図は従来のＭＯ８
型ダイナミック九ＡＭの一例を示す回路図、第６図及び
第７図は第５図に示されたＭＯ８型ダイナミックＲＡ
Ｍの動作を説明する之めの各部信号の波形図である。 １・・・メモリアレイ、２・・・ビット憩中間電位発生
部、３・・・センス増＠器、４・・・センス増＠器駆動
部、５・・・ゲート電圧発生回路ｓ Ｂｌ ＋ ８２
・・・ビット線、ＣＭＩ 、 ０Ｍ２・・・答仝素子、
ＭＣＩ、ＭＣ２・・・メモリセル、Ｑｌ ｅＱｓ ＃Ｑ
Ｍ１ ｅＱｖｚ＊Ｑｓ】〜Ｑｓ４− ｈランジスタ、Ｗ
ｌ 、Ｗ２ ・・・ワード線。 代理人 弁理士 内 原 昔 時間 第２図 時間 第６図 １間 第７図
答１図に示された実施例の動作を説明するための各部信
号の波形図、第３図は本発明の第２の実施例を示す回路
図、第４図は第３図に示された実施例の動作′ｆｒ：説
明するための各部信号の波形図、第５図は従来のＭＯ８
型ダイナミック九ＡＭの一例を示す回路図、第６図及び
第７図は第５図に示されたＭＯ８型ダイナミックＲＡ
Ｍの動作を説明する之めの各部信号の波形図である。 １・・・メモリアレイ、２・・・ビット憩中間電位発生
部、３・・・センス増＠器、４・・・センス増＠器駆動
部、５・・・ゲート電圧発生回路ｓ Ｂｌ ＋ ８２
・・・ビット線、ＣＭＩ 、 ０Ｍ２・・・答仝素子、
ＭＣＩ、ＭＣ２・・・メモリセル、Ｑｌ ｅＱｓ ＃Ｑ
Ｍ１ ｅＱｖｚ＊Ｑｓ】〜Ｑｓ４− ｈランジスタ、Ｗ
ｌ 、Ｗ２ ・・・ワード線。 代理人 弁理士 内 原 昔 時間 第２図 時間 第６図 １間 第７図
Claims (1)
- マトリクス状に配列された複数のメモリセルと、これら
メモリセルと接続する複数の第１及び第２のビット線及
びワード線とを備えたメモリアレイと、書込み・読出し
のない期間に前記各第１及び第２のビット線を同一の中
間電位にプリチャージするビット線中間電位発生部と、
それぞれドレイン（又はソース）を対応する前記第１の
ビット線と接続しゲートが所定の電位に保持された複数
の第１のトランジスタと、それぞれドレイン（又はソー
ス）を対応する前記第２のビット線と接続しゲートが所
定の電位に保持された複数の第２のトランジスタと、そ
れぞれ第１の入出力端を対応する前記第１のトランジス
タのソース（又はドレイン）と接続し第２の入出力端を
対応する前記第２のトランジスタのソース（又はドレイ
ン）と接続し対応する前記第１及び第２のビット線間の
電位差を増幅するフリップフロップ差動増幅型の複数の
センス増幅器とを有することを特徴とするＭＯＳ型ダイ
ナミックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299115A JP2605759B2 (ja) | 1987-11-26 | 1987-11-26 | Ｍｏｓ型ダイナミックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299115A JP2605759B2 (ja) | 1987-11-26 | 1987-11-26 | Ｍｏｓ型ダイナミックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01140493A true JPH01140493A (ja) | 1989-06-01 |
| JP2605759B2 JP2605759B2 (ja) | 1997-04-30 |
Family
ID=17868313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62299115A Expired - Lifetime JP2605759B2 (ja) | 1987-11-26 | 1987-11-26 | Ｍｏｓ型ダイナミックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605759B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03147594A (ja) * | 1989-11-01 | 1991-06-24 | N M B Semiconductor:Kk | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5354430A (en) * | 1976-10-27 | 1978-05-17 | Nec Corp | Memory integrated circuit |
-
1987
- 1987-11-26 JP JP62299115A patent/JP2605759B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5354430A (en) * | 1976-10-27 | 1978-05-17 | Nec Corp | Memory integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03147594A (ja) * | 1989-11-01 | 1991-06-24 | N M B Semiconductor:Kk | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2605759B2 (ja) | 1997-04-30 |
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