JPH01143542A - 折返し試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 伝送路に接続された複数のノード相互間でフレーム単位
で情報交換を行なうシステムの折返し試験方式に関し、 試験フレームをそのまま送り返す折返し試験を行なって
も一般フレームの伝送効率の低下を最小限に抑えられる
ことを目的とし、 伝送フレームのスタートフラグ内に一般用フレームと折
返し試験用フレームを識別する制御フラグを設け、任意
のノードの折返し試験モード設定時にスタートフラグ内
の制御フラグを折返し試験の指示にセットして伝送路に
送信し、送信先ノードで受信したスタートフラグ内の制
御フラグから折返し試験を判別した時には、ノード内の
切替回路を受信フレームをそのまま伝送路に送信する折
返し試験の切替経路を設定するように構成した。

［産業上の利用分野］ 本発明は、伝送路に接続された複数のノード相互間でフ
レーム単位で情報交換を行なうシステムの折返し試験方
式に関する。

ローカルエリアネットワーク（ＬＡＮ）等の伝送路に独
立した情報処理機能を有する複数のノードを接続し、各
ノード間で情報交換をフレーム単位で行なうシステムに
あっては、ノード間の相互伝送が正常に行なわれている
か否か確認するため、オペレータの指示又は自動的に折
返し試験を行なうようにしている。

このような折返し試験は、試験モードの設定を受けた特
定のノードから送信先を指定して折返し試験用フレーム
を送信し、送信先から返送されてくる折返し試験用フレ
ームを送信元ノードで識別して正常な伝送状態にあるか
否かチエツクし、伝送システムの高信頼性（ＲＡＳＩＩ
能）を維持できるようにしている。

［従来技術］ 第５図は従来システムの構成図であり、この例にあって
は、伝送路１０に複数のノードＡ、Ｂ。

Ｃ，Ｄ、Ｅ、Ｆが接続されており、各ノードＡ〜Ｆのそ
れぞれは伝送路１０を使用してフレーム単位で情報交換
を行なっている。

第５図の各ノードは第６図に示す内部構成を有する。

第６図において、１６は伝送路接続器であり、伝送路１
０とノードを接続する機能を有する。伝送路接続器１６
にはノード内の受信用レシーバ１８と送信用ドライバ２
０が接続される。受信用レシーバ１８でで受信された伝
送路１０上のフレームデータ（直列データ）は直並列変
換回路２２で並列データに変換され、また送信用ドライ
バ２０に対する並列データは並直列変換回路２４で直列
データに変換される。

直列並列変換回路２２及び並列直列変換回路２４のそれ
ぞれは折返しポイント切替回路１２ａを介して送受信用
バッフ７メモリ２８に接続される。

送受信用バッフ７メモリ２８に対してはコントローラ３
０が接続され、送信フレームの作成及び受信フレームの
識別処理を行ない、更に折返し試験時には折返し試験用
フレームの送受信を行なう。

また送受信用バッフ７メモリ２８はＩ１０インタフェー
ス３２を介して外部のチャンネルや他の装置と接続する
ことができ、更にコントローラ３０に対しては外部コン
トローラ３４が設けられ、外部コントローラ３４により
ノード内の情報を見たり、ＲＡＳＩＩ能を指示するサブ
コントローラとしての機能が果される。

第７図は従来システムで使用されるフレーム構成を示す
。

まず第７図（ａ）に示すように、伝送フレームは、スタ
ートフラグ■、相手アドレス（送信先）■、自己アドレ
ス（送信元）■、制御情報■、情報（データ）■、Ｆｅ
２　（フレームチエツクサム）■及びエンドフラグ■で
構成される。

このようなフレーム構成において、スタートフラグ■、
データ■及びエンドフラグ■のそれぞれは、第７図（ｂ
）〜（ｄ）に示すように、送受信用バッファメモリ２８
上では例えば８ビツトデータとして取扱われるが、並直
列変換回路２４は送受信用バッファメモリ２８からの並
列８ビツトデータを直列データに変換する際に、それぞ
れビット「１」、ビット「ｄ」、ビット「０」を追加す
る機能をもち、そのため伝送路１０上では直列９ビツト
データとして取扱われる。

従って、任意ノード、例えばノードＡからノードＢに情
報を伝送する場合には、相手先アドレス■をノードＢア
ドレス、また自己アドレス■をノードＡアドレスとし、
制御情報■及び又はデータ■に適宜のデータをセットし
たフレームを作成して送受信用バッフ１メモリ２８に格
納し、並直列変換回路２４で直列データに変換して転送
路１０に送信する。

このようにして伝送路１０上に送□信されたフレームデ
ータは、送信先となるノードＢの伝送路接続器１６及び
受信用レシーバ１８を介して直並列変換回路２２に与え
られる。直並列変換回路２２は伝送路１０より受信した
９ビツトのスタートフラグ、データ及びエンドフラグの
下位３ビツトをチエツクすることで、各フラグを識別す
る。また、スタートフラグを識別して同期した時から伝
送路１０より受信した情報を９ビツト毎にデータかエン
ドフラグかを識別して８ビット並列データに変換し、自
己のノードアドレスと受信フレームの相手先アドレス■
を比較して一致していた時には、受信フレームを送受信
用バッファメモリ２８に格納し、コントローラ３０によ
る制御のもと（解読して必要な処理を行なう。

一方、第６図に示したノード内には、折返し試験を行な
うために折返しポイント切換回路１２ａと折返し解除タ
イマ３６が設けられる。

ここで、この種のシステムにおける折返し試験には、受
信した折返し試験用フレームをそのまま送信元に送り返
す所謂折返しポイントの試験と、受信した折返し試験用
フレームを送受信用バッファメモリ２８に格納した後に
送信元に送り返す所謂折返しポイント■試験の２種類が
ある。

折返ポイント切換回路１２ａは、この折返しポイントの
試験と折返しポイント■試験による折返し経路■、■を
切換えるために設けられ、折返しポイントの試験では、
経路■のように直並列変換回路２２の出力を直接に並直
列変換回路２４に接続し、一方、折返しポイント■試験
の際には、通常のフレーム受信の場合と同様に、経路■
のように直並列変換回路２２及び並直列変換回路２４を
送受信用バッフ７メモリ２８に接続する。

また折返し解除タイマ３６は、折返しポイントの試験の
指示を受けたときに折返し試験経路■の切換状態を一定
時間保持する機能を有する。

第８図は、従来の折返しポイント■試験の動作フローを
示し、ノードＡからノードＢに折返し試験を行なった場
合を示している。

いまノードＡに折返しポイントの試験の試験モードが設
定されたとすると、ステップＳ１に示すように、ノード
ＡはノードＢを相手先として折返し指示フレームを伝送
路１０に送信する。

この折返し指示フレームは、右側に取出して示すように
、送信先アドレス■としてノードＢアドレス、送信元ア
ドレス■としてノードＡアドレスがセットされ、また制
御情報■に折返ポイント■の指示がセットされ、更にデ
ータ■としてテストデータがセットされる。

ステップＳ１でノードＡから折返し指示フレームが送信
されると、ステップＳ２でノードＢがフレームを受信し
、ステップＳ３で自己アドレスと送信先アドレスを比較
して一致していればステップＳ４に進んで受信フレーム
を送受信用バッファメモリ２８に格納する。

続いてコントローラ３０がバッファメモリ２８に格納し
た受信フレームをステップＳ５で識別し、ステップＳ６
で折返し指示フレームであれば、ステップＳ７で折返し
ポイント■か否かをチエツクする。

このとき折返しポイント■が判別されると、ステップＳ
８でノードＢから送信元のノードＡに対し折返し通知フ
レームを送信する。

このノードＢによる折返し通知フレームは、右側に取出
して示すように、送信先アドレス■をノードＡアドレス
、送信元アドレス■をノードＢアドレスにセットし、更
に制御情報■に折返し通知をセットしている。

ステップＳ８でノードＢから送信された折返し通知フレ
ームはステップＳ９でノードＡに受信され、ステップ３
１０でアドレス一致を判別するとステップＳ１１に進ん
で受信フレームの識別処理を行なう。この識別処理から
ステップＳ１２で折返し通知フレームが判別されると、
ステップＳ１３に進んで送信と受信のテストデータが一
致するか否かのチエツクを行ない、一致していれば伝送
機能が正常にあることがわかり、一方、不一致のときに
はエラー発生によるシステム異常を知ることができ、こ
れによって一連の折返しポイント■試験が終了する。

第９Ａ、９Ｂ図は、ノードＡからノードＢに対、し折返
しポイントの試験を行なった時の動作フローを示す。

まずノードＡに折返しポイントの試験の試験モードを設
定すると、ステップＳ１でノードＡが折返し指示フレー
ムを伝送路１０に送信する。

この折返し指示フレームは右側に取出して示すように、
送信先のノードＢアドレス■、送信元のノードＡアドレ
ス■、更に制御情報として折返しポイント■の指示を含
み、第８図の折返しポイント■試験の際のテストデータ
■は含まない。

ステップＳ１でノードＡから送信された折返し指示フレ
ームはステップＳ２でノードＢにより受信され、ステッ
プＳ３でアドレスを比較して一致しているとステップＳ
４で受信フレームを送受信用バッファメモリ２８に格納
する。

続いてコントローラ３０がステップＳ５で受信フレーム
の識別処理を行ない、ステップＳ６デ折返し指示フレー
ムが判別されるとステップＳ７で折返しポイントのか否
かチエツクし、折返しポイント■であればステップＳ８
に進む。

ステップＳ８にあっては、コントローラ３０が折返ポイ
ント切替回路１２ａにＩ制御信号を出力して折返しポイ
ント■の切換状態とし、同時に折返し解除タイマ３６を
起動する。

このようにステップＳ８でノードＢ内に折返しポイント
■の経路のが設定されると、ステップＳ９でノードＢは
折返し確認フレームを送信元のノードＡに送信する。

この折返し確認フレームは右側に取出して示すように、
送信先となるノードＡアドレス、送信元となるノードＢ
アドレス、更に制御情報として折返し確認情報■を含む
。

ステップＳ９でノードＢから折返し確認フレームが送信
されると、ステップＳ１０でノードＡが送信フレームを
受信し、ステップ８１１でアドレス一致を判別するとス
テップＳ１２で受信フレームをバッファメモリ２８に格
納する。次のステップ３１３ではバッファメモリ２８格
納した受信フレームの識別処理をコントローラ３０が行
ない、ステップＳ１４で折返し確認フレームが判別され
ると、第９Ｂ図のステップＳ１５に進む。

第９Ｂ図のステップＳ１５ではノードＡがノードＢに対
し折返し試験フレームを送信する。この折返し試験フレ
ームは、送信先アドレス■及び送信元アドレス■を共に
ノードＡアドレスとし、更に第９Ａ図のステップＳ１で
送信した折返し指示フレームに対しテストデータ■を追
加したものとなる。

ステップ３１５でノードＡが折返し試験フレームを送信
すると、このときノードＢ内は第９Ａ図のステップＳ８
に処理によって折返しポイント［Ａ］による経路■の切
換状態にあるため、ステップＳ１７に示すように、受信
フレームはそのまま折返ポイント■の経路のを通って伝
送路１０に送り返される。

このようにノードＢからそのまま折返された折返し試験
フレームは、ステップ３１Ｂで送信元のノードＡで受信
され、ステップ３１９でアドレス一致が判別されてステ
ップ３２０でバッファメモリ２８に格納され、その俊に
コントローラ３０がステップ３２１で受信フレームの識
別処理を行ない、折返し試験フレームであることをステ
ップＳ２２で判別すると、ステップ３２３で送信と受信
のテストデータの一致と不一致をチエツクし、−連の折
返しポイント■試馴を終了する。

勿論、第９Ａ図のステップＳ８で起動した折返し解除タ
イマ３６は所定の試験設定時間が経過するとタイムアウ
トし、折返し試験経路のを経路■に戻すため、一般フレ
ームの送受信状態に復旧する。

［発明が解決しようとする問題点］ しかしながら、従来の折返ポイントの試験にあっては、
折返し試験が終了しても折返し解除タイマがタイムアウ
トするまでの間、受信フレームを送受信用バッフ７メモ
リに格納することができないため、その間に他のノード
から送られてくる一般フレームまでが折返えされてしま
い、この結果、折返しポイント■試験によってノード間
での情報伝送の効率が低下してしまうという問題があっ
た。

本発明は、このような従来の問題点に鑑みてなされたも
ので、試験フレームをそのまま送り返す折返試験を行な
っても一般フレームの伝送効率の低下を最小限に抑える
ことのできる折返し試験方式を提供することを目的とす
る。

［問題点を解決するための手段］ 第１図は本発明の原理説明図である。

第１図（ａ）において、伝送路１０に接続された複数の
ノードＡ、Ｂの相互間でフレーム単位で情報伝送を行な
うシステムで市って、このフレームは同図（ｂ）のよう
に、少なくともスタートフラグ、送信先アドレス、送信
元アドレス、制御情報及びデータを含む。

本発明の折返し試験方式にあっては、まず伝送フレーム
のスタートフラグ内に第１図（ｂ）に示すように、一般
用フレームと折返し試験用フレームとを識別する制御フ
ラグ（ＣＦＬ）を設ける。

ここで一般用フレームには、折返し試験用フレームをノ
ード内で処理した後に送信元に送り返す所謂従来の折返
しポイント■試験を含む。

スタ−トラグ内に股Ｃプる制御フラグＣＦＬは、例えば
ＣＦＬ＝１で一般用フレーム、ＣＦＬ＝０で折返し試験
用フレームを指示する。

任意のノード、例えばノードＡに折返し試験モードを設
定すると、スタートフラグ内の制御フラグＣＦＬを折返
試験の指示となるＣＦＬ＝Ｏにセットして伝送路１０に
送信する。

送信先ノード、例えばノードＢは受信フレームのスター
トフラグに含まれる制御フラグＣＦＬからＣＦＬ＝Ｏと
なる折返し試験を判別した時には、ノードＢ内の切替回
路１２を受信フレームをそのまま転送路１０に送信する
折返し試験状態の経路［Ａ］に切替えて送信元ノードＡ
に返送する。

［作用］ 受信フレームのスタートフラグ内に設けた制御フラグＣ
ＦＬからコントローラ等によるフレーム識別処理を行な
うことなく直ちに折返し試験が判別されて受信フレーム
をそのまま伝送路に送り返す折返試験状態への回路切替
えができ、１回の伝送アクセスで折返し試験を終了する
ことができる。

また折返し試験用フレームの返送が終了すれば直ちに通
常フレームの受信状態（経路■）に戻り、従来のように
タイマによって一定時間のあいだ折返り試験の切換経路
が継続されず、折返し試験フレームの直後に受信された
一般用フレームをバッファメモリに格納して通常の識別
処理ができ、折返し試験を行なっても通常フレームの伝
送に与えるに’Ｊを最小限に抑えることができ、システ
ムの情報伝送効率を向上できる。

［実施例］ 第２図は本発明の折返し試験方式に用いられるノードの
内部構成を示した説明図である。

第２図において、１０は伝送路であり、第５図に示した
ように複数のノードＡ−Ｆが接続され、ノードＡ−Ｆ間
でフレーム単位で情報の相互伝送を行なう。

この伝送路１０に対しては伝送路接続器１６を介してノ
ードが接続される。即ち、伝送路接続器１６に対しては
ノード内に設けた受信用レシーバ１８と送信用ドライバ
２０がそれぞれ入出力接続される。

受信用レシーバ１８で受信された伝送路１０からの受信
フレーム（直列データ）は直並列変換回路２２で並列デ
ータに変換され、折返しポイント切替回路１２ａを介し
て送受信用バッフ７メモリ２８に格納される。また、送
信用ドライバ２０に対しては並直列変換回路２４の出力
が接続され、並直列変換回路２４に対しては折返しポイ
ント切替回路１２ａを介して送受信用バッファメモリ２
８から読出されたフレームデータ（並列データ）が与え
られ、並直列変換回路２４で直列データに変換して送信
用ドライバ２０及び伝送路接続器１６を介して伝送路１
０上に送信するようになる。

送受信用バッファメモリ２８に対してはコントローラ３
０が設けられ、コントローラ３０は一般フレームに基づ
くデータ送受信、折返し試験用フレームに基づく折返し
試験の制御機能を持つ。

送受信用バッフ７メモリ２８はＩ１０インターフェース
３２を介して外部のチャンネルや他の装置に接続するこ
とができ、またコントローラ３０に対しては外部コント
ローラ３４が設けられ、外部コントローラ３４によりノ
ード内の情報を得たりＲＡＳ機能を支持するサブコント
ローラとしての役割が果たされる。

第３図は第２図の内部構成を備えた複数のノードを伝送
路１０に接続したシステムで用いられる伝送フレームの
構成を示した説明図である。

まず、伝送フレームは第３図（ａ）に示すように、従来
システムと同様、スタートフラグ■、送信先アドレス■
、送信元アドレス■、制御情報■、情報くデータ）■、
Ｆｅ５０及びエンドフラグ■で構成される。

このような伝送フレームについて本発明にあっては、第
３図（ｂ＞　　（Ｃ）に示すように、スタートフラグ■
について一般フレーム用スタートフラグと折返し試験フ
レーム用スタートフラグの２つを準備している。

即ち、第３図（ｂ）に示す８ビツトデータとしてバッフ
ァメモリ上で取扱われる一般フレーム用スタートフラグ
はｒｏｌｌｌｌｌｌｏＪであり、また伝送路上にあって
は並直列変換回路２４でバッファメモリ上′の８ビット
並列データを直列データに変換する際に１ビツト「１」
を付加して９ビツトとしていることから伝送路上での一
般フレーム用スタートフラグはｒｏｌｌｌｌｌｌｏｌＪ
となる。

これに対し第３図（Ｃ）に示す折返し試験フレーム用ス
タートフラグにあっては、バッファメモリ上の８ビツト
データについては最下位ビットから３ビツト目、また伝
送路上の９ビツトデータについては最下位の付加ビット
「１」から４ビツト目をそれぞれビット「０」としてい
る。即ち、バッファメモリ上で３ビツト目、伝送路上で
４ビツト目となるビットが一般フレームと折返し試験フ
レームを識別するための制御ビットｒＣＦＬＪとなり、
ＣＦＬ＝１で一般フレーム用スタートフラグを示し、Ｃ
ＦＬ＝Ｏで折返し試験フレーム用スタートフラグを示す
。

尚、データ■及びエンドフラグ■については第３図（ｄ
）、（ｅ）に示すようにバッファメモリ上の８ごットデ
ータに対し伝送路上ではビットｒｑＪ、ｒＯＪを付加し
た９ビツトデータとして取扱われ、この点は従来システ
ムと同じである。

一方、本発明にあっては第３図（ｂ）及び（Ｃ）に示す
ように、伝送路上の第４ビツト目を一般フレームと折返
し試験フレームを識別するための制御ビットＣＦＬとし
ていることから、第２図の直並列変換回路２２における
スタートフラグデータ及びエンドフラグのチエツク範囲
は従来の下位３ビツトに対し制御フラグＣＦＬを含む下
位４ビツトをチエツク範囲としている。

尚、第３図（ｂ）に示す一般フレーム用スタートフラグ
は折返し試験用フレームを送受信バッファメモリ２８に
格納した後に伝送路に送信して送信元に送り返す従来の
所謂切替ポイント■試験の折返し試験フレームを含むも
のである。従って、第３図（Ｃ）の折返し試験フレーム
用スタートフラグは折返し試験フレームをそのまま伝送
路に送出して送信元に送り返す従来の折返しポイント■
試験についてのみ適用されることになる。

このような第３図に示したスタートフラグの第４ビツト
に設定される制御フラグＣＦＬを識別する手段は第２図
の直並列変換回路２２に設けられ、直並列変換回路２２
で受信された伝送路１０からの９ビツトのスタートフラ
グを並列データに変換して下位４ビツトをチエツクし、
例えば下位４ビツトがｒｌｌｏｌＪの論理条件のとき折
返しポイント切替回路１２ａは送受信用バッファメモリ
２８側に直並列変換回路２２及び並直列変換回路２４を
切替えて折返しポイント■の経路を作り出す。

また、直並列変換回路２２で並列データに変換された９
ビツトのスタートフラグの下位４ビツトからｒｏｌｏｌ
Ｊの識別出力が得られると、この識別出力により折返し
ポイント切替回路１２ａは直並列変換回路２２の出力を
直接、並直列変換回路２４に接続する折返しポイント■
の切替状態となる。折返しポイント■の切替状態は直並
列変換回路２２で受信フレームの最終データとなるエン
ドフラグの並直列変換回路２４への転送が終了した時点
で解除され、切替ポイント■の経路に戻るようになる。

次に、第４図に示す本発明の折返し試験動作フロー図を
参照して本発明の折返し試験、即ち折返しポイントの試
験を説明する。

今、第５図のシステムに示したように、ノードＡからノ
ードＢに対し折返し試験を行なうものとする。

まず、ノードＡが折返しポイントの試験の試験モードの
設定を受けると、ステップＳ１でノードＡが折返し指示
フレームを伝送路１０に送信する。

この折返し指示フレームは右側に取出して示すように、
スタートフラグ■、送信先としてのノードＢアドレス■
、送信元としてのノードベアドレス■、折返し試験情報
■、テストデータ■、ＦＣ３■及びエンドフラグ■で構
成され、スタートフラグ■については第３図（Ｃ）のバ
ッフ７メモリ上の８ビツトデータに示すようにｒｏｌｌ
ｌｌｏｌｏ」となり、第３ビツト目の制御ビットＣＦＬ
はＣＦＬ＝Ｏにセットされる。このバッファメモリ上の
折返し試験用スタートフラグは折返しポイント切替回路
１２ａを介して並直列変換回路２４に与えられ、並直列
変換回路２４で更に１ビツト′「１」を付加した９ビツ
トデータとして伝送路に送出される。この９ビツトデー
タとしての伝送路１０への送出は第３図（ｄ）（ｅ）に
示すようにテストデータ■及びエンドフラグ■について
も同様である。

再び第４図を参照するに、ステップＳ１でノードＡより
折返し指示フレームが伝送路に送信されると、ステップ
Ｓ２で送信フレームをノードＢが受信し、ステップＳ３
で受信フレームのスタートフラグの下位４ビツトを識別
する。このとき下位４ビツトはＣＦＬ＝Ｏであることが
らｒｏｌｏｌＪにあり、折返し試験フレームであること
が判別されてステップＳ５に進み、受信フレームの送信
先アドレスをノードＢの自己アドレスと比較し、両者が
一致していればステップＳ６に進んでステップＳ４で判
別された折返し試験フレームの識別出力に基づいて折返
しポイント切替回路１２ａを切替制御して折返しポイン
ト■の経路に切替える。

この結果、直並列変換回路２２から８ビット単位で得ら
れる受信フレーム、即ち折返し指示フレームは折返しポ
イント切替回路１２ａを介して並直列変換回路２４に直
接与えられ、再び９ビツトの直列データに変換されて伝
送路１０にステップＳ７に示すように送出される。そし
て、受信フレームをすべて送出し終ると折返しポイント
切替回路１２ａは再び送受信用バッファメモリ２８を経
由する折返しポイント■の経路に戻る。

ステップＳ７の折返しポイント■の経路により伝送路１
０に送出された折返し指示フレームはステップＳ８でノ
ードＡにより受信され、ステップＳ９でアドレス一致を
判別するとステップＳ１０に進んで受信フレームをバッ
ファメモリ２８に格納する。次のステップ３１１ではコ
ントローラ３０が受信フレームを識別処理し、ステップ
３１２で折返し試験フレームであることが判別されると
ステップ３１３に進んで送信フレームと受信フレームの
一致をチエツクし、一致していれば正常なデータ伝送が
行なわれたものとし、不一致であればシステムエラーを
判別することになる。これによって一連の折返しポイン
トの試験を終了する。

一方、ステップＳ４でノードＢにおいてスタートフラグ
の下位４ビツトがｒｌｌｏｌＪであったならば、即ち制
御フラグＣＦＬ＝１であったならば、一般フレームと判
別されステップ３１４でアドレス一致の有無をチエツク
し、アドレスが一致していればステップＳ１５で受信フ
レームをバッファメモリ２８に格納し、ステップＳ１６
でコントローラがバッフ７メモリ２８に格納した受信フ
レームの識別処理を行なうようになる。勿論、従来シス
テムの折返しポイント■試験にあってはステップＳ１６
のフレーム識別処理を行なうと第８図のステップＳ６以
降に示したフローが実行される。

［発明の効果］ 以上説明してきたように本発明によれば、フレームのス
タートフラグを一般用と折返し試験用に使い分けること
により、折返し試験フレームの受信時にのみノード内を
折返し試験の切替状態とするため、折返し試験により一
般フレームの伝送に及ぼす影響を最小限に抑えることが
でき、折返し試験を行なっても一般フレームによる情報
転送の効率を向上させることができる。

また、折返し試験フレームをそのまま送り返す試験処理
を送信元から送信先に対する１回のアクセスで湾ますこ
とができるため、折返し試験が短時間にでき、折返し試
験による一般フレームの伝送への影響を最小限に抑える
ことができる。

【図面の簡単な説明】

第１図は本発明の原理説明図： 第２図は本発明の実施例構成図： 第３図は本発明のフレーム構成図： 第４図は本発明の折返し試験動作フロー図：第５図は従
来のシステム構成図： 第６図は従来のノード構成図： 第７図は従来のフレーム構成説明図： 第８図は従来の折返しポイント■試験の動作フロー図： 第９Ａ、９Ｂ図は従来の折返しポイント■試験の動作フ
ロー図である。 図中、 １０：伝送路 １２：切替回路 １２ａ：折返しポイント切替回路 １６：伝送路接続器 １８：受信用レシーバ ２０：送信用ドライバ ２２：直並列変換回路 ２４：並直列変換回路 ２８：送受信用バッファメモリ ３０：コントローラ ３２：Ｉ１０インタフェース ３４：外部コントローラ チエツク範囲 （ｄ）　　　データ　　　　　　　　　　　ａｂε」Ｌ
色１３ピし　　［ｌ）１ツフアメモリ止４Ｓ１ミＵも！
勇−！たノＬ　１仏送ヱもＬ１チエツク乾田 （ｅｌ　　エシドフラグ　　　　　　　０１１１１１０
１　　　　［ハ゛ツファメモリ上１＃ターｅ月６フレー
ム構八゛勢片−８月図第３図

Claims (1)

1. 【特許請求の範囲】 スタートフラグ、送信先アドレス、送信元アドレス及び
   制御情報及びデータを少なくとも含む伝送フレームを有
   し、伝送路（１０）に接続された複数のノード（Ａ）、
   （Ｂ）の相互間で前記フレーム単位で情報交換を行なう
   システムであって、前記伝送フレームのスタートフラグ
   内に一般用フレームと折返し試験用フレームを識別する
   制御フラグ（ＣＦＬ）を設け、 任意のノード（Ａ）の折返し試験モード設定時に、前記
   スタートフラグ内の制御フラグ（ＣＦＬ）に折返し試験
   の指示をセット（ＣＦＬ＝０）して伝送路に送信し、 送信先ノード（Ｂ）で受信した前記スタートフラグ内の
   制御フラグ（ＣＦＬ）から折返し試験を判別した時に、
   該ノード内の切替回路（１２）を受信フレームをそのま
   ま伝送路に送信する折返し試験経路［Ａ］に切替えるよ
   うにしたことを特徴とする折返し試験方式。