JPH01143965A - 波形記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、周期波の波形計測や静止画像のデジタル記憶
等のための波形記憶装置に関するものである。

〔従来の技術〕

従来の波形記憶装置を第４図に示す。

周期波は、高速Ａ／Ｄコンバータ１１に入力される。高
速Ａ／Ｄコンバータ１１では、サンプリングと量子化と
によって、Ａ／Ｄ変換が行われる、従って、この高速Ａ
／Ｄコンバータ１１に入力された周期波は、１周期の波
形について、所定回数のサンプリングが行われると共に
、各サンプリング値が量子化されて、次々にデジタルデ
ータとして出力される。そして、出力されたデジタルデ
ータは、高速半導体メモリ１２に順次記憶される。

この際、周期波は、トリガ検出回路１３にも入力される
。トリガ検出回路１３は、周期波の各１周期に挿入され
た同期信号Ｓを検出して、検出信号を出力する回路であ
る。この検出信号は、タイミングコントロール回路１４
に送られる。タイミングコントロール回路１４では、こ
の検出信号を受けて、前記高速Ａ／Ｄコンバータ１１及
び高速半導体メモリ１２にそれぞれサンプリング信号及
び書込制御信号を発する。サンプリング信号は、最初の
検出信号を受けて、サンプリング間隔ごとに次々に発せ
られる信号であり、次の検出信号が送られて来るまで継
続する。従って、高速Ａ／Ｄコンバータ１１では、この
サンプリング信号に基づいて、周期波における１周期の
波形についてのサンプリングを行うことができる。また
、書込制御信号は、このサンプリング信号によりサンプ
リングされ量子化されたデジタルデータが高速半導体メ
モリ１２に送られて来るタイミングを見計らって発せら
れる信号である。従って、高速半導体メモリ１２では、
この書込制御信号が発せられるたびに、アドレスを更新
しながら送られて来るデジタルデータを順次記憶する。

従来の波形記憶装置におけるサンプリング状態を第５図
に示す、なお、ここでは、周期波の周期をＴ時間、１周
期におけるサンプリング回数をｎ回として、各サンプリ
ング点をＰｏ　・Ｐ、・・・Ｐ、１−１で示している。

最初の同期信号Ｓがｔ０時にトリガ検出回路１３によっ
て検出されると、タイミングコントロール回路１４から
サンプリング信号がサンプリング間隔Ｔ　／　ｎ時間ご
とに次々に発せられる。このサンプリング信号は、次の
同期信号Ｓがｔ１時に検出されるまでｎ回だけ継続する
。従って、最初の同期信号Ｓを検出したｔ０時が最初の
サンプリング点Ｐａとなり、そこからサンプリング間隔
Ｔ／ｎ時間ごとに各サンプリング点Ｐ、−Ｐ、・・・Ｐ
Ｉ％−１が設定される。高速Ａ／Ｄコンバータ１１では
、このサンプリング信号に基づき各サンプリング点Ｐご
とにサンプリングが行われる。

〔発明が解決しようとする問題点〕

ところが、このように１周期の波形について、周期Ｔ時
間内にｎ回のサンプリングを行うと、高速Ａ／Ｄコンバ
ータ１１での量子化や高速半導体メモリ１２での記憶動
作をサンプリング間隔１７１時間内に実行しなければな
らない、このため、従来の波形記憶装置は、周期波の周
期Ｔが短（なるほど、また、サンプリング回数ｎが多く
なるほど、高速のＡ／Ｄコンバータや半導体メモリを使
用しなければならず、装置が高価になるという問題点を
有していた。

〔問題点を解決するための手段〕

本発明に係る波形記憶装置は、上記問題点を解決するた
めに、周期波における１周期の波形を複数のサンプリン
グ点でサンプリングすると共に、各サンプリング値を量
子化してそれぞれ記憶することによりアナログ波形をデ
ジタル記憶する波形記憶装置において、１周期分の全て
のサンプリング点を複数周期に分散して、各１周期に１
又は２以上のサンプリング点をそれぞれ割り当てる割当
手段と、入力される周期波の各１周期を検出する周期検
出回路と、周期検出回路によって検出された各１周期に
おいて、割当手段により当該１周期に割り当てられたサ
ンプリング点でその１周期の波形のサンプリングを行う
サンプリング回路と、サンプリング回路がサンプリング
したサンプリング値を順次量子化する量子化回路と、量
子化回路が量子化したデジタルデータを順次記憶する記
憶回路とからなることを特徴としている。

〔作　用〕

本発明の波形記憶装置は、各１周期の波形が同じである
周期波の波形記憶に用いられる。

周期波の周期をＴ時間、１周期のサンプリング回数をｎ
とすると、各サンプリング点は、１周期内において、サ
ンプリング間隔Ｔ　／　ｎ時間ごとに順に配置されるこ
とになる。そして、割当手段は、この１周期分の全ての
サンプリング点を複数周期に分散して、各１周期に１又
は２以上のサンプリング点をそれぞれ割り当てる。この
サンプリング点の割り当ては、任意に定めることができ
る。

また、１回目のサンプリング点からｎ回目のサンプリン
グ点まで、必ずしも時間的にその順序でサンプリングが
行われるように割り当てる必要はない。ただし、時間的
に隣接する各サンプリング点の時間間隔内に、量子化回
路による量子化や記憶回路による記憶動作が実行される
ので、各サンプリング点をできるだけ時間的に等間隔と
なるように割り当てた方が、量子化回路や記憶回路での
実行時間に無駄がなくなる。最も単純な割り当ては、ｎ
周期の各１周期にｎ回のサンプリング点を１回目から順
に割り当てる場合である。この場合、ｍ番目の１周期に
は、その１周期の開始時から（ｍ−１）　　・Ｔ　／　
ｎ時間後にｍ回目のサンプリング点が配置されることに
なる。しかしながら、このように割り当てたのでは、全
てのサンプリングにｎＴＴ時間要する。そこで、各サン
プリング点を等間隔に区切ってＮ個のグループに分割し
、各１周期に各グループから１回ずつ計Ｎ回のサンプリ
ング点を順に割り当てるようにしてもよい、この場合、
ｍ番目の１周期には、以下の各サンプリング点がそれぞ
れＴ／Ｎの時間間隔で順に配置される。

ｍ　回目 （（ｎ／Ｎ）＋ｍ）回目 （（２ｎ／Ｎ）＋ｍ）回目 ［（（Ｎ−１）　　・ｎ／Ｎ）＋ｍ］回目ただし、各１
周期の間では、サンプリング点がＴ／ｎ時間ずつずれる
ので、各サンプリング点は完全な等間隔とはならない、
しかしながら、この場合には、ｎＴ／Ｎ時間で全てのサ
ンプリングを完了させることができる。

デジタル記憶させる周期波は、サンプリング回路及び周
期検出回路に入力される０周期検出回路は、入力された
周期波の各１周期を検出する。この検出は、１周期の波
形の唯一の特徴点を検出するものであれば、どのような
ものであってもよいが、例えば各１周期に１個ずつ同期
信号が挿入されている場合には、この同期信号の検出に
より行うことができる。また、周期波の周期が確実に一
定している場合には、１番目の１周期だけ又は１番目と
２番目の１周期及びその時間間隔である周期だけを周期
波から検出して、以下は一定の周期を順次計時すること
により検出することも可能である。

サンプリング回路は、この周期検出回路によって検出さ
れた各１周期において、割当手段により当該１周期に割
り当てられたサンプリング点でその１周期の波形のサン
プリングを行う、従って、このサンプリング回路は、先
に述べたｎ周期の各１周期にｎ回のサンプリング点を１
回目から順に割り当てる例では、周期検出回路が各１周
期を検出する度に、その１周期の開始時から（ｍ−１）
・Ｔ／ｎ時間後にサンプリングを行うことになる、この
場合、その１周期がｍ番目であるということを知るため
に、周期検出回路が各１周期を検出する度にカウントし
ておく。なお、従来のサンプリング回路では、サンプリ
ング間隔である各サンプリング点の間のＴ　／　ｎ時間
にサンプルホールドを行ってサンプリング値を得ていた
。従って、従来の波形記憶装置と同様のデジタルデータ
を得るためには、本発明におけるサンプリング回路でも
、各サンプリング点において同様の短い時間内にサンプ
ルホールドを行いサンプリング値を得る必要がある。し
かしながら、高速化によって回路が複雑高価になるのは
、主に量子化回路と記憶回路であり、サンプリング回路
だけを高速化することは殆ど負担とならない、また、サ
ンプリング周波数ｎ　／　Ｔは、その１／２周波数以下
に、当該周期波で必要とする周波数成分が全て含まれる
ように設定する必要がある。

このサンプリング回路で得た各サンプリング値は、量子
化回路によって順次量子化されてデジタルデータとして
出力される。そして、このデジタルデータは、記憶回路
によって順次記憶される。

この場合、実際の各サンプリング点の時間間隔は、理論
上のサンプリング間隔Ｔ　／　ｎ時間よりも長くなる。

即ち、先に述べたｎ周期の各１周期にｎ回のサンプリン
グ点を１回目から順に割り当てる例では、各サンプリン
グ点の時間間隔が（ｌ＋（１／ｎ））　　・Ｔ時間とな
って、サンプリング間隔のｎ倍以上となる。また、各サ
ンプリング点を等間隔に区切ってＮ個のグループに分割
し、各１周期に各グループから１回ずつ計Ｎ回のサンプ
リング点を順に割り当てるようにした例では、各サンプ
リング点の最短の時間間隔がＴ／Ｎ時間となって、サン
プリング間隔のｎ　／　Ｎ倍となる。従って、量子化回
路及び記憶回路は、サンプリング間隔よりも長いこの各
サンプリング点の時間間隔内に量子化及び記憶動作を実
行すればよいので、周期波の周期Ｔ及びサンプリング回
数ｎが同じであれば、従来より低速の回路を用いること
ができる。

〔実施例１〕 本発明の一実施例を第１図及び第２図に基づいて説明す
れば、以下の通りである。

本実施例は、周期波の周期をＴ時間、１周期におけるサ
ンプリング回数をｎ回とし、ｎ周期の各１周期にこのｎ
回のサンプリング点を１回目から順に割り当てる場合に
ついて説明する。

第１図に示すように、周期波は、まず中速Ａ／Ｄコンバ
ータ１に入力される。中速Ａ／Ｄコンバータ１は、入力
波形をサンプリングしながら量子化を行い、デジタルデ
ータとして出力する回路である。この中速Ａ／Ｄコンバ
ータ１の出力は、低速半導体メモリ２に接続している。

低速半導体メモリ２は、中速Ａ／Ｄコンバータ１から出
力されるデジタルデータを記憶する回路であり、この中
速Ａ／Ｄコンバータｌにおける量子化ビット数と同じビ
ット数をそれぞれに格納できるｎ個のアドレスを有して
いる。この中速Ａ／Ｄコンバータ１及び低速半導体メモ
リ２は、理論上のサンプリング間隔Ｔ　／　ｎ時間では
なく、そのｎ倍以上の時間である（１　＋　（１／ｎ）
）　　・Ｔ時間以内に量子化及び記憶動作が実行できれ
ばよい。

また、周期波は、トリガ検出回路３にも入力される。ト
リガ検出回路３は、この周期波の各１周期に挿入された
同期信号Ｓを検出して、検出信号を出力する回路である
。このトリガ検出回路３の出力は、遅延回路４に接続さ
れている。遅延回路４は、トリガ検出回路３が検出信号
を発した回数ｍ回をカウントしながら、各検出信号に（
ｍ−１）・Ｔ　／　ｎ時間の遅延を与える回路である。

この遅延回路４の出力は、タイミングコントロール回路
５に接続されている。タイミングコントロール回路５は
、遅延回路４を介してトリガ検出回路３からの検出信号
を受け、サンプリング信号及び書込制御信号を発する回
路である。

サンプリング信号は、検出回路が送られて来る度に直ち
に１回だけ発せられる信号である。タイミングコントロ
ール回路５におけるこのサンプリング信号の出力は、中
速Ａ／Ｄコンバータ１の制御入力に接続されている。中
速Ａ／Ｄコンバータｌでは、このタイミングコントロー
ル回路５からサンプリング信号が送られて来る度に、周
期波の波形を１回サンプリングする。ただし、このサン
プリングによるサンプルホールドは、理論上のサンプリ
ング間隔Ｔ　／　ｎ時間以内に行う。

書込制御信号は、サンプリング信号により中速Ａ／Ｄコ
ンバータｌでサンプリングされ量子化されたデジタルデ
ータが低速半導体メモリ２に送られて来るタイミングを
見計らって発せられる信号である。タイミングコントロ
ール回路５におけるこの書込制御信号の出力は、低速半
導体メモリ２の制御入力に接続されている。低速半導体
メモリ２では、この書込制御信号に従って、送られて来
たデジタルデータを各アドレスに格納する。本実施例の
場合には、デジタルデータが送られて来た順にアドレス
を１ステツプずつ更新しながら順次格納して行けばよい
。また、このデータを取り出す場合にも、同様にアドレ
スを１ステツプずつ更新しながら読み出せばよいので、
シーケンシャルなアクセスしかできない半扉体メモリ素
子であっても足りる。

上記構成の波形記憶装置の動作を説明する。

周期波は、中速Ａ／Ｄコンバータ１において、まずサン
プリングされる。このサンプリングの様子を第２図に示
す。ここでは、ｎ周期の各１周期における同期信号Ｓの
検出時点をｔｏ　・ｔ、・・・ｔｌｌ−１で示し、各サ
ンプリング点をＰ６’ＰＩ・・・２１％−１で示してい
る。従って、ｍ回目のサンプリング点Ｐｓ−１は、ｍ番
目の１周期における同期信号Ｓの検出時点ｔ１−１時か
ら（ｍ　−１）　　・Ｔ／’ｎ時間遅れた位置に配置さ
れることになる。

最初の同期信号Ｓがトリガ検出回路３によってｔ０時に
検出されると、検出信号が遅延回路４に送られる。遅延
回路４では、この検出信号がｍ＝１回目であることから
遅延時間が（ｍ−１）　　・Ｔ／ｎ−０時間であるとし
て、検出信号を遅延させずにそのままタイミングコント
ロール回路５に送る。タイミングコントロール回路５で
は、この検出信号を受けてサンプリング信号を１回発す
る。

従って、中速Ａ／Ｄコンバータ１では、このサンプリン
グ信号に基づいて、ｔ０時と同時のサンプリング点Ｐ０
でサンプリングを行う０次の同期信号Ｓがｔ５時に検出
されると、検出信号が再び遅延回路４に送られる。遅延
回路４では、この検出信号がｍ−’１回目であることか
ら、遅延時間を（ｍ−１）　　・Ｔ／ｎ＝Ｔ／ｎ時間と
して、検出信号をこのＴ　／　ｎ時間だけ遅らせてタイ
ミングコントロール回路５に送る。タイミングコントロ
ール回路５では、この検出信号を受けてサンプリング信
号を１回発する。従って、中速Ａ／Ｄコンバータｌでは
、このサンプリング信号に基づいて、ｔ。

時よりＴ／ｎ時間遅れたサンプリング点Ｐ、でサンプリ
ングを行う。以下同様にして、ｎ番目の同期信号Ｓがｔ
７−１時に検出されると、検出信号が遅延回路４で（ｎ
−１）　　・Ｔ／ｎ時間の遅延を受けてタイミングコン
トロール回路５に送られ、サンプリング信号が１回発せ
られる。従って、中速Ａ／Ｄコンバータ１では、このサ
ンプリング信号に基づいて、ｊ＋＋−１時より（ｎ−１
）　　・Ｔ／ｎ時間遅れたサンプリング点Ｐ、−１でｎ
回目のサンプリングを行う。

中速Ａ／Ｄコンバータ１では、このようにして（１＋　
（１／ｎ））　　・Ｔ時間ごとにｎ回のサンプリングを
行いながら、各サンプリング値を量子化してデジタルデ
ータとして出力する。そして、このデジタルデータは、
書込制御信号に従って低速半導体メモリ２の各アドレス
に順次格納される。

すると、周期波の１周期の波形について、周期Ｔ時間内
に１回サンプリングした場合と同じデジタルデータをこ
の低速半導体メモリ２内に得ることができる。従って、
この低速半導体メモリ２からデジタルデータを読み出せ
ば、従来と同様の処理を行うことができる。ただし、本
実施例の場合には、１波形のデジタルデータを得るのに
ｎ周期分の時間、即ちｎＴＴ時間要する。

〔実施例２〕 本発明の他の実施例を第３図に基づいて説明する。

本実施例は、周期波の周期をＴ時間、１周期におけるサ
ンプリング回数をｎ回として、各サンプリング点を２等
分し、分割した前後からそれぞれ１回ずつ計２回のサン
プリング点を各１周期に順に割り当てるようにした場合
について説明する。

本実施例の波形記憶装置の構成は、第１図に示す前記実
施例１の場合とほぼ同様である。ただし、タイミングコ
ントロール回路５は、遅延回路４からの検出信号を受け
て直ちに１回すンプリング信号を発した後、Ｔ／２時間
経過後にも再度１回のサンプリング信号を発するように
なっている。

従って、本実施例の場合には、１周期の波形について２
回のサンプリングを行うので、ｎ　／　２周期分の時間
、即ちｎ　Ｔ　／　２時間で全てのデジタルデータを得
ることができる。ただし、中速Ａ／Ｄコンバータ１及び
低速半導体メモリ２は、少なくともＴ／２時間以内に量
子化及び記憶動作を実行する必要がある。もっとも、こ
の場合でも、周期Ｔ時間内に１回サンプリングしていた
従来の場合に比べて、ｎ／２倍の時間的余裕が生じる。

本実施例の動作を第３図に基づいて説明する。

中速Ａ／Ｄコンバータ１における周期波のサンプリング
の様子を第３図に示す。ここでは、ｎ／２周期で全ての
サンプリングが完了するので、ｎ／２周期の各１周期に
おける同期信号Ｓの検出時点をｔｏ　・１．・・・Ｌ　
＜＊／Ｈ−１で示し、２等分された各サンプリング点を
Ｐｏ　・Ｐｔ・・・Ｐい、□−１及びＰ＋ｓ／□　・Ｐ
い、□、ｌ・・・Ｐｌ−８で示している。従って、■≦
ｍ≦（ｎ／２）の場合、ｍ回目のサンプリング点Ｐ、−
１は、ｍ番目の１周期における同期信号Ｓの検出時点ｔ
ｏ−１時から（ｍ−１）　　・Ｔ／ｎ時間遅れた位置に
配置されることになる。また、（ｎ／２）＜ｍ＝ｎの場
合、ｍ回目のサンプリング点Ｐ、−０は、（ｍ−（ｎ／
２））番目の１周期における先のサンプリング点Ｐ、−
７／ｌ＞　−１からＴ／２時間遅れた位置に配置される
ことになる。

最初の同期信号Ｓがトリガ検出回路３によって【。時に
検出されると、検出信号が遅延回路４に送られる。遅延
回路４では、この検出信号がｍ＝１回目であることから
遅延時間が（ｍ−１）　　・Ｔ／ｎ＝０時間であるとし
て、検出信号を遅延させずにそのままタイミングコント
ロール回路５に送る。タイミングコントロール回路５で
は、この検出信号を受けて、直ちにサンプリング信号を
１回発し、それから７７２時間経過後に再びサンプリン
グ信号を１回発する。従って、中速Ａ／Ｄコンバータｌ
では、この２回のサンプリング信号に基づいて、まずｔ
０時と同時のサンプリング点Ｐ０でサンプリングを行い
、次にこのサンプリング点Ｐ０からＴ／２時間遅れたサ
ンプリング点Ｐｎ／Ｚでもサンプリングを行う。先のサ
ンプリング点Ｐ０は、１周期の波形における１回目のサ
ンプリング点である。また、次のサンプリング点Ｐ７／
２は、１周期の波形における（（ｎ／２）＋１）回目の
サンプリング点、即ち、２等分した後半の最初のサンプ
リング点である。

次の同期信号Ｓがｔ１時に検出されると、検出信号が再
び遅延回路４に送られる。遅延回路４では、この検出信
号がｍ−２回目であることがら、遅延時間を（ｍ−１）
　　・Ｔ／ｎ−Ｔ／ｎ時間として、検出信号をこのＴ／
ｎ時間だけ遅らせてタイミングコントロール回路５に送
る。タイミングコントロール回路５では、この検出信号
を受けて直ちにサンプリング信号を１回発し、それがら
７７２時間経過後に再びサンプリング信号を１回発する
。従って、中速Ａ／Ｄコンバータｌでは、この２回のサ
ンプリング信号に基づいて、まず１．時よりＴ／ｎ時間
遅れたサンプリング点Ｐ１でサンプリングを行い、次に
このサンプリング点Ｐ、がらＴ／２時間遅れたサンプリ
ング点Ｐ（ｎ／ｚ）　＋　ｒでもサンプリングを行う。

先のサンプリング点Ｐ１は、１周期の波形における２回
目のサンプリング点である。また、次のサンプリング点
Ｐ　＜＊／ｚ＋。１は、１周期の波形における（（ｎ／
２）＋２）回目のサンプリング点、即ち、２等分した後
半の２回目のサンプリング点である。

以下同様にして、ｎ／２番目の同期信号Ｓがｔ（ｎ／Ｈ
−１時に検出されると、検出信号が遅延回路４で（（ｎ
／２）−１）　　・Ｔ／ｎ時間の遅延を受けてタイミン
グコントロール回路５に送られ、直ちに１回すンプリン
グ信号が発せられ、さらに７７２時間経過後に再び１回
すンプリング信号が発せられる。従って、中速Ａ／Ｄコ
ンバータ１では、この２回のサンプリング信号に基づい
て、まずＬ　（ｎ／り　−１時より　（（ｎ／２）−１
）　　・Ｔ／ｎ時間遅れたサンプリング点Ｐ　（ｎ／２
）−１でサンプリングを行い、次にこのサンプリング点
Ｐ　（ｆｉ／１）−１からＴ／２時間遅れたサンプリン
グ点Ｐｆｉ−１でもサンプリングを行う。先のサンプリ
ング点Ｐ　（＋ｍ／Ｈ−１は、１周期の波形におけるｎ
　／　２回目のサンプリング点である。また、次のサン
プリング点Ｐｆｉ−１は、１周期の波形におけるｎ回目
のサンプリング点であり、最後のサンプリング点となる
。

中速Ａ／Ｄコンバータ１では、このようにしてＴ／２時
間又は（（１／２）＋　（１／ｎ））　　・Ｔ時間ごと
に１回のサンプリングを行いながら、各サンプリング値
を量子化してデジタルデータとして出力する。そして、
このデジタルデータは、書込制御信号に従って低速半導
体メモリ２の各アドレスに順次格納される。すると、周
期波の１周期の波形について、周期Ｔ時間内に０回サン
プリングした場合と同じデジタルデータをこの低速半扉
体メモリ２内に得ることができる。従って、この低速半
導体メモリ２からデジタルデータを読み出せば、従来と
同様の処理を行うことができる。前述のように、本実施
例の場合には、１波形のデジタルデータを得るのにｎ／
２周期分の時間、即ちｎ　Ｔ　／　’１時間を要する。

なお、低速半導体メモリ２では、デジタルデータが送ら
れて来た順にアドレスを１ステツプずつ更新しながら格
納するのではなく、予めサンプリング点Ｐ０　・Ｐ、・
・・Ｐｎ−１の順にアドレスを対応させておき、デジタ
ルデータが送られて来る度にそのサンプリング点に対応
するアドレスに逐次格納するようにした方がよい。この
ようにすれば、従来や実施例１の場合と同様の配列でデ
ジタルデータを低速半導体メモリ２に記憶させることが
でき、後の処理が容易になる。ただし、この場合には、
ランダムアクセスが可能な半導体メモリ素子が必要とな
る。

〔発明の効果〕

本発明に係る波形記憶装置は、以上のように、周期波に
おける１周期の波形を複数のサンプリング点でサンプリ
ングすると共に、各サンプリング値を量子化してそれぞ
れ記憶することによりアナログ波形をデジタル記憶する
波形記憶装置において、１周期分の全てのサンプリング
点を複数周期に分散して、各１周期に１又は２以上のサ
ンプリング点をそれぞれ割り当てる割当手段と、入力さ
れる周期波の各１周期を検出する周期検出回路と、周期
検出回路によって検出された各１周期において、割当手
段により当該１周期に割り当てられたサンプリング点で
その１周期の波形のサンプリングを行うサンプリング回
路と、サンプリング回路がサンプリングしたサンプリン
グ値を順次量子化する量子化回路と、量子化回路が量子
化したデジタルデータを順次記憶する記憶回路とからな
る構成をなしている。

これにより、１周期の波形についてのサンプリングを複
数周期に分散して行うことができる。

このため、実際の各サンプリング点の時間間隔が理論上
のサンプリング間隔よりも長くなるので、量子化や記憶
動作の実行時間に余裕ができる。

従って、本発明の波形記憶装置は、従来と同じ周期の周
期波を同じサンプリング回数でサンプリングするのであ
れば、量子化回路や記憶回路に低速の回路を使用するこ
とができ、装置を安価に構成することができるという効
果を奏する。また、従来と同じ速度の量子化回路や記憶
回路を使用するのであれば、サンプリング周波数をより
高くすることができるようになる。

【図面の簡単な説明】

第１図及び第２図は本発明の一実施例を示すものであっ
て、第１図は波形記憶装置の回路ブロック図、第２図は
周期波のサンプリング状態を示すタイムチャートである
。第３図は本発明の他の実施例を示すものであって、周
期波のサンプリング状態を示すタイムチャートである。 第４図及び第５図は従来例を示すものであって、第４図
は波形記憶装置の回路ブロック図、第５図は周期波のサ
ンプリング状態を示すタイムチャートである。 １は中速Ａ／Ｄコンバータ（サンプリング回路、量子化
回路）、２は低速半導体メモリ　（記憶回路）、３はト
リガ検出回路（周期検出回路）、４は遅延回路（割当手
段）、５はタイミングコントロール回路（割当手段）で
ある。 第５図

Claims (1)

【特許請求の範囲】
1. １、周期波における１周期の波形を複数のサンプリング
   点でサンプリングすると共に、各サンプリング値を量子
   化してそれぞれ記憶することによりアナログ波形をデジ
   タル記憶する波形記憶装置において、１周期分の全ての
   サンプリング点を複数周期に分散して、各１周期に１又
   は２以上のサンプリング点をそれぞれ割り当てる割当手
   段と、入力される周期波の各１周期を検出する周期検出
   回路と、周期検出回路によって検出された各１周期にお
   いて、割当手段により当該１周期に割り当てられたサン
   プリング点でその１周期の波形のサンプリングを行うサ
   ンプリング回路と、サンプリング回路がサンプリングし
   たサンプリング値を順次量子化する量子化回路と、量子
   化回路が量子化したデジタルデータを順次記憶する記憶
   回路とからなることを特徴とする波形記憶装置。