JPH01145695A - 薄膜トランジスタ回路及びその駆動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はラインセンサのように１次元的に配列された機
能素子からの信号を順次読み出す場合などに使用される
薄膜トランジスタ回路の駆動方法に関するものである。

従来の技術 従来、順次信号読み出し回路としては、その構成が簡単
で、薄膜トランジスタ等により実現可能なものとして、
２相駆動ダイナミツクシフトレジスタがある。これは第
３図に示すように、４個の薄膜トランジスタＴ１〜Ｔ４
と２個の負荷抵抗Ｒ＋、　Ｒ２とで構成される基本ブロ
ックを所定個数繰り返し接続した回路である。前記回路
の一端より入力された信号Ｖｉｎを所定のクロック信号
ＣＫ１．ＣＫ２により周期的に遅延させてゆ（。

この時各ブロックの出力ｖ１〜Ｖ２が、ライン状に配列
したセンサ（図示せず）等の信号を順次処理するために
利用される。入力信号と出力信号との関係を第３図中の
Ａ、Ｂ、Ｃの各点での電位変化のタイムチャートを加え
て第４図に示す。第４図を用いて、以下に本シフトレジ
スタの動作を説明する。尚、ここでは、薄膜トランジス
タとしてｎチャンネル−エンハンスメント型の素子を考
えているが、他の型の薄膜トランジスタをもちいても基
本は同じである。入力にハイレベル（Ｈレベル、例えば
＋１０ｖ）のＶｉｎ（＝Ｖ重）を印加すると、ＴＩはオ
ン状態になりＡ点の電位はローレベル（Ｌレベル、例え
ば＋１ｖ）に変化する。

このＬレベルの電位は、クロックパルスＣＫＩがＨレベ
ルになった時にＴ２を介してＢ点に転送され、Ｂ点の電
位をＬレベルに変化する。このためＴ３はオフ状態にな
り０点の電位はＨレベルに変化する。このＨレベルの電
位は、クロックパルスＣＫ２がＨレベルになった時に′
Ｆ４を介してＤ点に転送され、入力信号Ｖｉｎ＝Ｖ＋に
比べちょうど１周期遅れた電圧Ｖ２がＤ点に伝達される
。このようにして各ブロック毎に入力信号Ｖ　ｉ　ｎ＝
Ｖ１が１周期づつ遅延した出力信号Ｖ２．Ｖ３・・・・
を得ることができる。

発明が解決しようとする問題点 上述の基本ブロックを構成する薄膜トランジスタは、絶
縁性基板、例えばガラス等、の表面にＡ１、ＮｉＣｒ等
の金属、ＣｄＳｅ等の半導体、ＡＩ　　２０３．３　ｉ
ｏ　２等の絶縁体を各々、真空蒸着やスパッタリング等
の薄膜形成手段を用いて積層して構成している。このた
め、大面積にわたって容易に低温プロセスで薄膜トラン
ジスタを形成できるという長所がある反面Ｓｉ基板を用
いて作製した通常のＭＯＳトランジスタに比べると、半
導体層の結晶性は悪く、絶縁体層には多（の欠陥、不純
物が存在し、更に半導体と絶縁体との界面における格子
不整、不純物吸着も多（、これらの欠陥がキャリアのト
ラップ準位として作用し、長時間の動作に対してトラン
ジスタ特性が変動しやすいという短所を有している。特
に、ゲート電圧をソース電圧に対して正電位となる（Ｔ
ＰＴがオン状態になる）ように長時間印加しつづけた場
合に、ドレイン電流が、時間とともに減少してゆ（現象
が顕著である。

１次元ラインセンサを順次駆動する場合のように、１ラ
イン走査時間を中で入力電圧ＶｉｎがＨレベルにある時
間が短い（例えばｔ／１７２８）場合には、第３図に示
したダイナミックシフトレジスタ中の薄膜トランジスタ
Ｔ２のゲート電圧は、第４図に示すように大部分の時間
（例えば１７２７　ｔ／１７’２８）　、ソース電圧に
対して正電位に保持される。このためＴ３のドレイン電
流は次第に減少してゆき、０点の電位は次第に上昇する
。そしてついには次段への信号の伝達が困難になり、ダ
イナミックシフトレジスタの動作が停止するという問題
点があった。

問題点を解決するための手段 順次駆動すべきＮ個の薄膜素子の一方の電極にスイッチ
ング用薄膜トランジスタのドレイン（又はソース）電極
を各々接続し、前記Ｎ個のスイッチング用薄膜トランジ
スタのソース（又はドレイン）電極を相互に接続して信
号出力線とし、一方の電極が共通電位にあるＮ個の負荷
抵抗の他方の電極に第１段目薄膜トランジスタのドレイ
ン（又はソース）電極を接続し、（２ｎ　ｔ−１）番目
と２ｎ１番目の第１段目薄膜トランジスタのソース（又
はドレイン）電極を接続して第１段目出力端子としくも
しも薄膜素子が奇数個の場合、第１段最終番目の薄膜ト
ランジスタのソース（又はドレイン）電極も第１段目出
力端子とする）、第１段目出力端子に第２段目薄膜トラ
ンジスタのドレイン（又はソース）電極を接続し、（２
ｎ２１）番目と２ｎ２番目の第１段目薄膜トランジスタ
のソース（又はドレイン）電極を接続して第２段目出力
端子としくもしも第１段目出力端子が奇数個の場合、第
２段最終番目の薄膜トランジスタのソース（又はドレイ
ン）電極も第２段目出力端子とする）、第（ｐ−１）段
目出力端子に第９段目薄膜トランジスタのドレイン（又
はソース）電極を接続し、（２ｎｐ−１）番目と２ｎｐ
番目の第９段目薄膜トランジスタのソース（又はドレイ
ン）電極を接続して第９段目出力端子としくもしも第（
ｐ−１）段目出力端子が奇数個の場合、第９段最終番目
の薄膜トランジスタのソース（又はドレイン）電極も第
９段目出力端子とする）、第９段目出力端子に第（ｐ＋
１）段目の薄膜トランジスタのドレイン（又はソース）
電極を接続し、最終段目の２個の薄膜トランジスタのソ
ース（又はドレイン）電極を接続して最終段出力端子と
し、前記第１段目薄膜トランジスタのＭ番目のドレイン
（又はソース）電極を、薄膜トランジスタと負荷抵抗で
構成されたインバータを介してＭ番目の前記スイッチン
グ用薄膜トランジスタのゲート電極に接続する。（ここ
で、Ｎｒ　Ｍｒ　ｎ　ｌ　＋　ｎ　２＋　ｎｐ、ｐ、ｑ
は自然数である。） また、上記回路において、すべての薄膜トランジスタに
対して正負の対称電位からなる波形をゲート電圧として
用いて駆動することにより、特定の薄膜トランジスタに
長期間同一方向の電位が印加され−続けるのを避ける駆
動方法とする。

作用 本発明の薄膜トランジスタの駆動方法によれば、薄膜ト
ランジスタのゲート端子にはソース端子に対して正の電
圧と負の電圧とが交互に印加される。このため正の電圧
（又は負の電圧）により半導体、絶縁体およびこの界面
に捕獲されていたキャリアや移動したイオン等の電荷が
、負の電圧（又は正の電圧）によりキャリアは捕獲準位
から開放され、イオンは元の位置に戻るため、薄膜トラ
ンジスタのドレイン電流の変動は少な（、長期間連続で
使用しても順次駆動回路は正常な動作を行うことができ
る。

実施例 以下、本発明の実施例を図面を用いて説明する。第１図
は本発明による１次元に配列された機能素子、１次元ラ
インセンサ等、を順次駆動するための薄膜トランジスタ
回路の駆動方法の１例を示している。３１〜Ｓｎは１次
元に配列されたＮ個の機能素子である。Ｔｓｌ〜Ｔｓｎ
は、前記各機能素子と直列に接続し、各機能素子からの
信号を出力用負荷Ｒｓを介して順次読み出すためのｎ個
のスイッチング用薄膜トランジスタである。

Ｒ１−Ｒｎは前記各機能素子に対応したｎ個の負荷抵抗
であり、各Ｒｊ　（ｊ＝ｌ−ｎ）の一方の端子は電源Ｖ
ｅに接続している。ＴＩＩ−Ｔｌｎは第１段目の薄膜ト
ランジスタ群であり、そのドレイン（又はソース）端子
を、対応する前記ｎ個の負荷抵抗Ｒｊ　（ｊ＝１〜ｎ）
の他方の端子に接続し、順次信号取り出し電極とし、そ
のソース（又はドレイン）端子を互いに隣接する２個の
薄膜トランジスタ同志接続し第１段出力端子としたｎ個
の薄膜トランジスタである。ここでｎが奇数の場合には
最終番目の薄膜トランジスタ、Ｔ　＋　ｎのソース（又
はドレイン）端子を第１段出力端子とする。Ｔ　２１−
Ｔ　２ｎはそのドレイン（又はソース）端子を前記第１
段出力端子に接続し、そのソース（又はドレイン）端子
を互いに隣接する２個の薄膜トランジスタ同志接続し第
２段出力端子とした薄膜トランジスタである。ここで前
記第１段出力端子が奇数の場合には最終番目の薄膜トラ
ンジスタ、１２ｍのソース（又はドレイン）端子を第２
段出力端子とする。同様にＴｋ　＋−Ｔｋ　ｌはそのド
レイン（又はソース）端子を前記第（ｋ−１）段出力端
子に接続し、そのソース（又はドレイン）端子を互いに
隣接する２個の薄膜トランジスタ同志接続し第に段出力
端子とした薄膜トランジスタである。ここで前記第（ｋ
−１）段出力端子が奇数の場合には最終番目の薄膜トラ
ンジスタのソース（又はドレイン）端子を第に段出力端
子とする。Ｔｐｌ、Ｔｐ２の２個の薄膜トランジスタは
、そのドレイン（又はソース）端子を前記第（ｐ−１）
段出力端子に接続し、そのソース（又はドレイン）端子
を互いに隣接する２個の薄膜トランジスタ同志接続し第
９段出力端子とした薄膜トランジスタである。前記第９
段出力端子は電源ｖｂと接続している。前記ｎ個の順次
信号取り出し電極は薄膜トランジスタと負荷抵抗で構成
されたインバータを介して各々対応するｎ個の前記スイ
ッチング用薄膜トランジスタのゲート電極と接続する。

通常用いられている３　　ｌ　ｉｎｅ／＋＋＋ｎ＋のＡ
４サイズの１次元ラインセンサの場合は、ｎ＝１７２８
　であるのでｐ＝ｌｌとなる。

第２図に、前記第１図に示した順次信号を形成するため
の薄膜トランジスタ、Ｔ　１ｎ＋　Ｔ　２ｍ。

Ｔｋｌ、Ｔｐ２等の各ゲート電極に印加する電圧波形を
しめす。

ＣＫ　１は第１段奇数番目の薄膜トランジスタに印加す
る周期Ｔで電圧値がＶ＋とＶ−との正、負の矩形波から
なる電圧、例えばＴ　＝　４　ｕｓ　、　Ｖ　＋　＝　
＋１０Ｖ、Ｖ−＝−１０Ｖ　　１’ある。ココテ時間Ｔ
の間のＶ＋の印加時間とＶ−の印加時間との比は１に、
■＋とＶ−との比は概ね１に設定する。

ＣＫｌｒは第１段偶数番目の薄膜トランジスタに印加す
る前記ＣＫ１と逆位相の電圧である。ＣＫ２は第２段奇
数番目の薄膜トランジスタに印加する周期２Ｔで電圧値
がＶ＋とＶ−との正、負の矩形波からなる電圧、例えば
Ｔ＝４ｕｓ、Ｖ＋　＝＋　１０Ｖ、Ｖ−＝−１０Ｖ　　
である、、：、、１ｍで時間Ｔの間のＶ＋の印加時間と
Ｖ−の印加時間との比は１に、■＋とＶ−との比は概ね
ＣＫＩと同一に設定する。ＣＫ２ｒは第２段偶数番目の
薄膜トランジスタに印加する前記ＣＫ２と逆位相の電圧
である。ＣＫＰは第２段奇数番目の薄膜トランジスタに
印加する周期（２の（Ｐ−１）乗）Ｔで電圧値がＶ＋と
Ｖ−との正、負の矩形波からなる電圧、例えばＴ＝４ｕ
ｓ、Ｖ＋＝＋１０Ｖ、Ｖ−＝　　ＩＯＶである。ここで
、時間Ｔの間のＶ＋の印加時間とＶ−の印加時間との比
は１で、■＋とＶ−との比は概ねＣＫＩと同一である。

ＣＫＰｒは第２段偶数番目の薄膜トランジスタに印加す
る前記ＣＫＰと逆位相の電圧である。

今、ｎ＝８．Ｐ＝３の場合を例にとり、順次信号発生部
分の動作を第５〜７図を用いて更に詳細に述べる。

時刻ｔ１（ｔ＝ｔｔ）では、第６図に示したＣＫ１によ
り、第５図中の第１段目薄膜トランジスタの内、奇数番
目の薄膜トランジスタ、Ｔｔｔ＋Ｔ　１３１　Ｔ　１１
５＋　Ｔ　１７、がオン状態（第７図においてＯ印で表
示）に、ＣＫ　１　ｒにより第５図中の第１段目薄膜ト
ランジスタの内偶数番目の薄膜トランジスタ為’Ｉ”１
２・Ｔ　ｔ　４Ｔ　ｔ　ｓ、　Ｔ　１８％がオフ状態（
第７図においてＸ印で表示）になる。同様にＣＫ２によ
り第２段目薄膜トランジスタの内Ｔ２．．Ｔ２３がオン
状態に、ＣＫ２ｒにより第２段目薄膜トランジスタの内
偶数番目の薄膜トランジスタ、Ｔ　２２１　Ｔ　２　ａ
、、がオフ状態に、ＣＫ３により第３段目薄膜トランジ
スタの内Ｔａ＋がオン状態に、ＣＫ３ｒにより第３段目
薄膜トランジスタの内Ｔ３２がオフ状態になる。この時
には、第７図に示す用に、端子（１）においてのみ、直
列接続した３個の薄膜トランジスタが全部オン状態にな
る。Ｖｄ＝ＯＶ、Ｖｅ＝１０Ｖ、Ｒ＋−Ｒｅ＝２００に
Ωとすると、各薄膜トランジスタのオン抵抗は約１０に
Ω、オフ抵抗は約５００にΩであるので、端子（１）に
は約ＯＶのローレベルの出力が、その他の端子（２）〜
（８）には約９ｖのハイレベルの出力が発生する。同様
にｔ＝ｔ　２では端子（２）のみに、ｔ＝ｔ３では端子
（３）のみにローレベルの出力が発生し、インバータを
通して、１次元に配列した機能素子からの信号を順次取
り出す事ができる。

第８図は本発明の効果を薄膜トランジスタのドレイン電
流の経時変化により調べたものである。

作製した薄膜トランジスタの構造は、ゲート絶縁体層は
ＲＦスパッタ法で形成した約１０００Ａの厚さを有する
ＡＩ　　２０ａ膜であり、半導体層は真空蒸着法で形成
した約１０００Ａの厚さを有するＣｄＳｅ膜であり、チ
ャンネル長は１０μｍ。

チャンネル幅は５０μｍである。この薄膜トランジスタ
のゲート電圧に正の直流電圧１０■を印加した場合（第
８図中の破線）と正負対称の矩形波（周期４ｕｓ、　＋
１０Ｖ、−１０Ｖ、デユーティサイクル５０％）を印加
した場合（第８図中の実線）とのオン状態における各ド
レイン電流１ｄの初期値１ｏに対する経時変化を示して
いる。ドレイン電圧はいずれもＩＯＶである。第８図よ
り明らかなように、本発明によるゲートに正負対称の矩
形波電圧を印加する薄膜トランジスタ回路の駆動法では
、長期連続動作による薄膜トランジスタの経時変化はほ
とんど観測されず、非常に安定した回路動作をしめす。

又、本発明の駆動方法では、順次信号を発生させる薄膜
トランジスタ回路部を流れる電流（１０〜２０μＡ）と
、機能素子の信号読み取り部を流れる電流（１００μ八
〜１０ｍＡ）とを完全に分離できる。このため、順次信
号発生回路で使用する薄膜トランジスタのチャンネル幅
／チャンネル長　は信号読み取り部で使用する薄膜トラ
ンジスタのそれに比べて１／１０以下にできるため、薄
膜トランジスタのゲート容量は小さくでき、スイッチン
グ速度を速くし、かつＣＫ用の電源容量を小さくできる
という利点を有している。

更に順次信号発生回路で生じる周期、位相の異なる多数
のスパイクノイズの信号読み取り部を流れる電流への直
接的な影響を避ける事ができるため、信号読み取り部の
Ｓ／Ｎを高める事ができるという利点も有している。

また、例えば、本発明の回路と同様の効果を有している
回路としては、第９図に示すような回路が考えられるが
、第９図の回路の場合は、順次信号発生部の１つの端子
に信号が取り出されるときの等価回路は、簡単に、第１
０図のように書ける。第１０図中の薄膜トランジスタＴ
に対する実効的なゲート電圧は、（ＶＣＫ−Ｖｏｕ　ｔ
）であるので、スイッチング川河１漠トランジスタをオ
ンするＶｏｕｔを得るためには、ｖＣＫのハイレベルを
、ｖｏｕｔよりも大きくしなければならないという制限
を持つ。一方、本発明の回路の、第１０図と同様の等価
回路は第１１図のように書ける。この時の第１０図中の
薄膜トランジスタＴに対する実効的なゲート電圧は、ｖ
ＣＫそのものであるため、前記の第９図の回路ような制
限を持たないという利点を有している。

発明の効果 以上の説明から明らかなように、本発明の薄膜トランジ
スタ回路の駆動方法によれば、ゲート絶縁体層、半導体
層、およびそれらの界面に捕獲されるキャリアの数を減
少させる事ができるため、薄膜トランジスタの電気特性
を長期にわたり安定に保つ事ができ、各種トランジスタ
回路に広く利用できる。

【図面の簡単な説明】

第１図および第２図は各々、本発明の一実施例における
薄膜トランジスタ回路を示す回路図およびそのその駆動
方法を示す波形図、第３図および第４図は各々、従来の
薄膜トランジスタ回路の回路図およびその駆動方法を示
す波形図、第５図、第６図および第７図は各々、本発明
の薄膜トランジスタ回路の駆動方法を詳細に説明するた
めの回路図、波形図、および説明図、第８図は薄膜トラ
ンジスタの駆動方法の違いによるドレイン電流の経時変
化の違いを示すグラフ、第９図は本発明との比較例を示
す回路図、第１０図および第１１図は各々、第９図、第
１図の回路の順次信号発生部の１つの端子に信号が取り
出されるときの等価回路を示す回路図である。 ５Ｉ−８ｎ・・・・機能素子、Ｔｓｌ〜Ｔｓｎ・・・・
スイッチング用薄膜トランジスタ、　Ｒｓ・・・・出力
用負荷、　Ｒ１−Ｒｎ・・・・負荷抵抗、Ｔｌｌ〜Ｔｓ
ｎ・・・・第１段目の薄膜トランジスタ群、Ｔ２１〜Ｔ
２ｎ・・・・薄膜トランジスタ、Ｔｋ１〜Ｔｋｌ・・・
・薄膜トランジスタ、Ｔ　Ｉ）　ｌ　、Ｔ　Ｉ）　２・
・・・薄膜トランジスタ。 代理人の氏名　弁理士　中尾敏男　はが１名第２図 第　３　図 第７図 ｆｌｌ（２４ＬＨ＋４）（５）（６Ｊ（７）（８）゛第
８図 経　過　［ｌ！ＦｌｖｌＩ　　（ｈｒｓＪ第９図 第１０図 第１１図

Claims (1)

【特許請求の範囲】
1. （１）順次駆動すべきＮ個の薄膜素子の一方の電極にス
   イッチング用薄膜トランジスタのドレイン（又はソース
   ）電極を各々接続し、前記Ｎ個のスイッチング用薄膜ト
   ランジスタのソース（又はドレイン）電極を相互に接続
   して信号出力線とし、一方の電極が共通電位にあるＮ個
   の負荷抵抗の他方の電極に第１段目薄膜トランジスタの
   ドレイン（又はソース）電極を接続し、（２ｎ＿１−１
   ）番目と２ｎ＿１番目の第１段目薄膜トランジスタのソ
   ース（又はドレイン）電極を接続して第１段目出力端子
   とし（もしも薄膜素子が奇数個の場合、第１段最終番目
   の薄膜トランジスタのソース（又はドレイン）電極も第
   １段目出力端子とする）、第１段目出力端子に第２段目
   薄膜トランジスタのドレイン（又はソース）電極を接続
   し、（２ｎ＿２−１）番目と２ｎ＿２番目の第１段目薄
   膜トランジスタのソース（又はドレイン）電極を接続し
   て第２段目出力端子とし（もしも第１段目出力端子が奇
   数個の場合、第２段最終番目の薄膜トランジスタのソー
   ス（又はドレイン）電極も第２段目出力端子とする）、
   第（ｐ−１）段目出力端子に第ｐ段目薄膜トランジスタ
   のドレイン（又はソース）電極を接続し、（２ｎ＿ｐ−
   １）番目と２ｎ＿ｐ番目の第ｐ段目薄膜トランジスタの
   ソース（又はドレイン）電極を接続して第ｐ段目出力端
   子とし（もしも第（ｐ−１）段目出力端子が奇数個の場
   合、第ｐ段最終番目の薄膜トランジスタのソース（又は
   ドレイン）電極も第ｐ段目出力端子とする）、第ｐ段目
   出力端子に第（ｐ＋１）段目の薄膜トランジスタのドレ
   イン（又はソース）電極を接続し、最終段目の２個の薄
   膜トランジスタのソース（又はドレイン）電極を接続し
   て最終段出力端子とし、前記第１段目薄膜トランジスタ
   のＭ番目のドレイン（又はソース）電極を、薄膜トラン
   ジスタと負荷抵抗で構成されたインバータを介してＭ番
   目の前記スイッチング用薄膜トランジスタのゲート電極
   に接続した事を特徴とする薄膜トランジスタ回路。（こ
   こで、Ｎ、Ｍ、ｎ＿１、ｎ＿２、ｎ＿ｐ、ｐ、ｑは自然
   数である。）（２）順次駆動すべきＮ個の薄膜素子の一
   方の電極にスイッチング用薄膜トランジスタのドレイン
   （又はソース）電極を各々接続し、前記Ｎ個のスイッチ
   ング用薄膜トランジスタのソース（又はドレイン）電極
   を相互に接続して信号出力線とし、一方の電極が共通電
   位にあるＮ個の負荷抵抗の他方の電極に第１段目薄膜ト
   ランジスタのドレイン（又はソース）電極を接続し、（
   ２ｎ＿１−１）番目と２ｎ＿１番目の第１段目薄膜トラ
   ンジスタのソース（又はドレイン）電極を接続して第１
   段目出力端子とし（もしも薄膜素子が奇数個の場合、第
   １段最終番目の薄膜トランジスタのソース（又はドレイ
   ン）電極も第１段目出力端子とする）、第１段目出力端
   子に第２段目薄膜トランジスタのドレイン（又はソース
   ）電極を接続し、（２ｎ＿２−１）番目と２ｎ＿２番目
   の第１段目薄膜トランジスタのソース（又はドレイン）
   電極を接続して第２段目出力端子とし（もしも第１段目
   出力端子が奇数個の場合、第２段最終番目の薄膜トラン
   ジスタのソース（又はドレイン）電極も第２段目出力端
   子とする）、第（ｐ−１）段目出力端子に第ｐ段目薄膜
   トランジスタのドレイン（又はソース）電極を接続し、
   （２ｎ＿ｐ−１）番目と２ｎ＿ｐ番目の第ｐ段目薄膜ト
   ランジスタのソース（又はドレイン）電極を接続して第
   ｐ段目出力端子とし（もしも第（ｐ−１）段目出力端子
   が奇数個の場合、第ｐ段最終番目の薄膜トランジスタの
   ソース（又はドレイン）電極も第ｐ段目出力端子とする
   ）、第ｐ段目出力端子に第（ｐ＋１）段目の薄膜トラン
   ジスタのドレイン（又はソース）電極を接続し、最終段
   目の２個の薄膜トランジスタのソース（又はドレイン）
   電極を接続して最終段出力端子とし、前記第１段目薄膜
   トランジスタのＭ番目のドレイン（又はソース）電極を
   、薄膜トランジスタと負荷抵抗で構成されたインバータ
   を介してＭ番目の前記スイッチング用薄膜トランジスタ
   のゲート電極に接続した薄膜トランジスタ回路の駆動方
   法であって、第１段奇数番目の薄膜トランジスタのゲー
   ト電極は共通の第１段奇数駆動線に、第１段偶数番目の
   薄膜トランジスタのゲート電極は共通の第１段偶数駆動
   線に接続して、前記第１段奇数駆動線に正負の電位から
   なる周期Ｔなる矩形波を印加し、前記第１段偶数駆動線
   には前記第１段奇数駆動波形と同振幅逆位相の波形を印
   加し、第２段奇数番目の薄膜トランジスタのゲート電極
   は共通の第２段奇数駆動線に、第２段偶数番目の薄膜ト
   ランジスタのゲート電極は共通の第２段偶数駆動線に接
   続して、前記第２段奇数駆動線に前記第１段奇数駆動波
   形と同期した正負の電位からなる周期２Ｔなる矩形波を
   印加し、前記第２段偶数駆動線には前記第２段奇数駆動
   波形と同振幅逆位相の波形を印加し、第ｑ段奇数番目の
   薄膜トランジスタのゲート電極は共通の第ｑ段奇数駆動
   線に、第ｑ段偶数番目の薄膜トランジスタのゲート電極
   は共通の第ｑ段偶数駆動線に接続して、前記第ｑ段奇数
   駆動線に前記第１段奇数駆動波形と同期した正負の電位
   からなる周期（２の（ｑ−１）乗）なる矩形波を印加し
   、前記第ｑ段偶数駆動線には前記第ｑ段奇数駆動波形と
   同振幅逆位相の波形を印加することを特徴とする薄膜ト
   ランジスタ回路の駆動方法。（ここで、Ｎ、Ｍ、ｎ＿１
   、ｎ＿２、ｎ＿ｐ、ｐ、ｑは自然数である。）（３）各
   駆動線に印加する正負の電位からなる矩形波を正負対称
   波形にすることを特徴とする特許請求の範囲第２項記載
   の薄膜トランジスタ回路の駆動方法。