JPH01145746A - キャッシュ・メモリー - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は共有メモリーを有する密結合型のマルチ・プロ
セッサ・マルチ・キャッシュ・システムにおいて、他の
プロセッサが主記憶データを更新した時、自らのキャッ
シュ・メモリー中のデータを更新することを可能とした
キャッシュ・メモリーに関するものであり、特にタグ・
フラグ記憶部とデータ記憶部に２ポート・ラムを用いる
ものである。

従来の技術 近年、コンピュータ・システムの高性能化に対する要求
は高まる一方なので、コンピュータ・システムの設計に
おいては、特にそのアーキテクチャがますます重要視さ
れている。そして、３２ビツトの高性能なマイクロプロ
セサの入手が容易になってきたことを背景に、これらを
複数個用いたマルチプロセサ・システムの開発が盛んに
なっている。

マルチ・プロセサの構成方式の１つに共有メモリを持つ
密結合方式がある。この方式は複数のプロセサと主記憶
をシステム・バスで結合して、各プロセサがシステム・
バスを介して対等に主記憶のデータを参照できるように
したものである。この方式はシステム・バスの利用率が
非常に高くなりプロセサの台数に比例した性能が得難い
ので、各プロセサにキャッシュ・メモリを持たせシステ
ム・バスの利用率を低下させることでこの性能低下を避
けることが一般的である。

このようにすると同一データが複数のキャッシュ・メモ
リ内に点在する可能性がある。従ってシステムに分散し
た同一データの一致性を保つ必要が生しる。これを解決
するために、まず、あるプロセサが自身のキャッシュ・
メモリのデータを更新するときは必ず対応する主記憶デ
ータも更新することにする。その結果、あるキャッシュ
・メモリ内のデータが更新されると必ずシステム・バス
上を書込み信号が通過することになる。次に、常にシス
テム・バス上の書込み信号を監視する回路を設けて各キ
ャッシュ・メモリと連動させて、システム内のどこかで
更新されたデータが自身のキャッシュ・メモリに存在す
るか調べる。存在が判明すると、対応するデータの有効
・無効を示すフラグを無効化することで旧データがシス
テム内に残留しないことを保証する。あるいは、データ
を更新することも考えられる。

以下図面を参照しながら、上述した従来のキャッシュ・
メモリの一例について説明する。

第２図は従来のデータを更新する方式のキャッシュ・メ
モリを用いたプロセッサ・システムの構成を示すもので
ある。第２回において、２０１はプロセサである。２０
２は第１アドレス記憶部であり、プロセサからの下位ア
ドレス（以下、インデックスと呼ぶ）参照によりプロセ
サからの上位アドレス（以下、タグと呼ぶ）を記憶する
。

２０４は第１比較部であり、２０２に記憶されたタグと
２０１のプロセサからのタグとを比較する。

２０９はデータ記憶部であり、２０２に記憶したタグと
それを参照するインデックスとで示すアドレスに対応す
るデータを記憶する。２０６は２０１のプロセサのイン
デックスにより参照される第１フラグ記憶部であり、２
０２に記憶されているタグと２０９に記憶されているデ
ータの関係が有効か無効かを示すフラグを記ｔαする。

２１１はバス・モニタであり、システム・バス上を書込
み信号が通過したときそのアドレス値とデータ値をラン
チする。２０３は第２アドレス記憶部であり、２０１の
プロセサからのインデックス参照により２０１のプロセ
サのタグを記憶する。また、２０３は２１１のバス・モ
ニタからのインデックス参照によりタグを出力する。２
０５は第２比較部であり、２０３に記憶されたタグと２
１１のバス・モニタからのタグとを比較する。２１０は
データ記憶部であり、２０２に記憶したタグとそれを参
照するインデックスとで示すアドレスに対応するデータ
を記憶する。２０７は２０１のプロセサのインデックス
あるいは２１１のバス・モニタのインデックスにより参
照される第２フラグ記憶部であり、２０３に記憶されて
いるタグと２１０に記憶されているデータの関係が有効
か無効かを示すフラグを記ｔαする。２０Ｂは制御部で
ある。

以上のように構成されたキャッシュ・メモリについて、
以下その動作について説明する。

まず、システム起動時のデータの設定について説明する
。２０２の第１アドレス記憶部と２０３の第２アドレス
記憶部と２０９の第１データ記憶部と２１０の第２デー
タ記憶部はシステム起動時には内容は不定である。また
、２０６の第１フラグ記憶部と２０７の第２フラグ記憶
部はシステム起動後なんらかの方法によりフラグを無効
値に設定する。

次に、各構成要素間の信号経路を概略説明する。

２０２は２０１のインデックスで参照されて２０１のタ
グの入力あるいは出力を行う。２０３は通常バス・モニ
タからのインデックスで参照されて記憶しているタグを
出力する。また、２０２の内容が更新されたときには２
０１のインデックスで参照されて２０１のタグを入力す
る。この処理の間はバス・モニタリングは停止される。

２０４は２０２の出力と２０１のタグと比較する。

２０５は２０３の出力と２１１のタグとを比較する。２
０４と２０５の比較結果は２０８の制御部への入力とな
る。２０６と２０７の一方は２０１と接続されていて、
他方は２１１に接続されている。この接続関係は１０８
の制御により動的に切り替えられる。２０６と２０７は
２０１ないし２１１のインデックスで参照されて２０８
とフラグ情報を人出力する。２０９と２１０の一方は２
０１と接続されていて、他方は２１１に接続されている
。この接続関係は２０８の制御により動的に切り替えら
れる。２０６と２０９．２０７と２１０は連動している
。２０６と２０７は２０１ないし２１１のインデックス
で参照されて２０１ないし２１１のデータを入出力する
。２１１はシステム・バスからアドレスとデータを入力
する。

いま、プロセッサがこのキャッシュ・メモリーからデー
タを読出す場合について説明する。

２０１がまずアドレス（インデックスとタグ）を出力す
る。インデックスは２０２．２０６．２０９へ入力され
る。２０２はインデックスに対応するタグを２０４へ出
力する。２０４は２０１のタグと２０４の出力を比較し
て一致／不一致の信号を２０８へ出力する。２０６はイ
ンデックスに対応するフラグを２０８へ出力する。２０
８は２０４より一致信号を受けかつ２０６より有効フラ
グ信号を受けた場合には２０９に出力許可をする。する
と２０９はインデックスに対応するデータをプロセッサ
・バス上に出力することができるので、２０１はこれを
取り込み、読出し処理を終了する。

もし２０８が２０４より不一致信号を受けた場合かある
いは２０６より無効フラグ信号を受けた場合には２０９
に出力禁止をする。このときは２０１はシステム・バス
を経由して主記憶からデータを読出す。引続き２０８は
制御を書込みに移す。つまり、この主記憶へのアクセス
時に２０２は現在のタグを、２０６は有効フラグ信号を
、２０９は新データを書込む。

次に、プロセッサがこのキャッジトメモリーにデータを
書込む場合について説明する。ただし、書込みのアルゴ
リズムは４ｍ’−であり、このアルゴリズムの差は制御
部の制御方法に帰着できるのでアルゴリズムによって本
発明は拘束されない。そこで、以下、プロセッサが書込
むときは無条件にキャッシュの更新を行いデータ記憶部
のデータ長と同一の長さのデータを書込む時はフラグを
有効とし、異なる長さのデータを書込む時はフラグを無
効とするアルゴリズムを例として書込み動作について説
明する。２０１がまずアドレス（インデックスとタグ）
を出力する。インデックスは２０２．２０６．２０９へ
入力される。２０２はインデックスに対応してタグを記
憶する。２０６はインデックスに対応してフラグを記憶
する。このとき２０８はプロセッサが書込むデータ長に
応じてフラグを有効値あるいは無効値に制御する。

２０９はインデックスに対応してデータを書込む。

こうして、２０２．２０６．２０９の更新を終了する。

本発明では、さらに、上記のようにして２０２．２０６
．２０９の各記憶部の内容が更新されたときは、２０３
．２０７．２１０の各記憶部も対応して内容を更新する
必要がある。その更新アルゴリズムは、本発明の特徴で
あるバス・モニタ側からのデータの更新機能と関連する
。その更新アルゴリズム自体は本発明を拘束するもので
はない。

そこで、プロセッサが関与して２０２．２０６．２０９
の内容を更新した場合、次のステップでハス・モニタに
優先して２０３．２０７．２１０の更新を行うアルゴリ
ズムを用いる場合について説明する。この場合２０３．
２０７．２１０内部には、更新するに必要なインデック
ス、タグ、データ、フラグは一時的に保持することがで
きるようなレジスタを設けておき、２０８の制御下でこ
れらのデータを書込む。

以上でキャッシュ・アクセスに関連する本発明のキャッ
シュ・メモリーの動作説明を終える。

以下、バス・モニタリングに関連する本発明のキャッシ
ュ・メモリーの動作を説明する。

２１１のバス・モニタは従来の場合アドレスをラッチす
る機能があれば良かったが本発明のキャッシュ・メモリ
ーを用いる時にはアドレスとデータをラッチする機能が
必要である。２１１のインデックスは２０３．２１０に
入力される。２０３はインデックスに対応するタグを２
０５へ出力する。２０５は２１１のタグと２０３の出力
を比較して一致／不一致の信号を２０８へ出力する。

２０Ｂは２０５より不一致信号を受けた場合には、他の
プロセッサが更新したデータは自らのキャッシュ内には
存在しないのでバス・モニタリングの処理を終了する。

もし２０８が２０５より一致信号を受けた場合には他の
プロセッサが更新したデータは自らのキャッシュ内に存
在することになるのでデータを更新する。２０８は制御
を書込みに移す、このとき、２０３の内容であるタグは
同一なので更新する必要はない、２１Ｏには２１１のイ
ンデックスに対応して２１１からの新データを記憶する
。２０７には、適当なフラグを２０８の制御で書込む。

ここでいう適当とは、以下のような意味である。データ
記憶部のデータ長と新データのデータ長が一致する場合
には有効フラグとし、−敗しないときは無効フラグとす
る。あるいは、システム・バス上に転送する書込みデー
タに対してデータの更新の可否などを示す情報が付随し
ている場合などはこれらの信号のデコード結果を考慮し
てフラグ種を決定する。

上記のようにして２０７．２１０の各記憶部の内容が更
新された時には、２０６．２０９の各記憶部の内容も更
新する必要がある。プロセッサ側からの更新とバス・モ
ニタ側からの更新が重複するようなときは、たとえば、
次のようなアルゴリズムをもちいれば良い。プロセッサ
側からの更新の間隙に２０６と２０９を更新する。この
とき、２１１は２０３と２０５を用いた比較期間と、２
０７と２１０のデータ更新期間と、２０６と２０９のデ
ータ更新期間の間アドレスとデータを保持すればよい。

次に、２組のフラグ記憶部とデータ記憶部の接続関係を
切り替える動作について説明する。２組のフラグ記ｊｌ
Ｊ部とデータ記憶部はプロセッサ側とバス・モニタ側で
対称的に構成する。２０７と２１０のデータを更新した
次のステップで、２組のデフラグ記憶部とデータ記憶部
の接続関係を反転する。このようにするとバス・モニタ
側からデータを更新した場合、そのデータが即座にプロ
セッサで利用可能である。

発明が解決しようとする問題点 しかしながら上記のような構成では、プロセサをバス・
モニタに優先したうえ、アドレス記憶部、比較部、フラ
グ記憶部、データ記憶部を各々２組もつことでプロセサ
がバスモニタリングに干渉されることはないもののバス
・モニタ内にはＦＩＦＯのようなハードウェアのキエウ
を持つ必要がある。

もし、このキュウが詰ればシステム・バスを止めなけれ
ばならず、これによるシステムの性能低下を軽減するた
めには深いキュウが必要でコスト高になるという問題を
有していた。また、アドレス記憶部、比較部、フラグ記
憶部、データ記憶部を各々２＆Ｉｌもつことも回路規模
が大きくなるのみならず、コスト高になるという問題を
有していた。

本発明は上記問題点に鑑み、従来のアドレス記憶部・フ
ラグ記憶部・データ記憶部に２ボート・ラムを用いるこ
とでプロセサのキャッシュ・メモリへの参照動作を疎外
せずに、たま、バス・モニタ内部に大きいキエウを持た
なくてもバスモニタリング動作を行うことができるキャ
ッシュ・メモリを提供するものである。

問題点を解決するための手段 上記問題点を解決するために本発明のキャッシュ・メモ
リは、従来のキャッシュ・メモリのアドレス記憶部・フ
ラグ記憶部・データ記憶部を２ボート・ラムで構成する
。

作用 本発明は上記した構成によって、キャッシュ・アクセス
は、プロセンサが２ボート・ラムで構成されるタグ記憶
部とデータ記憶部の各々第１ボートを用いることで実現
できる。またバス・モニタリングは２ボート・ラムで構
成されるタグ・フラグ記憶部とデータ記憶部の各々第２
ボートを用いることで実現できる。従って、キャッシュ
・アクセスとバス・モニタリングは並行動作可能である
。

実施例 以下本発明の一実施例のキャッシュ・メモリについて、
図面を参照しながら説明する。

第１図は本発明の第１の実施例におけるキャッシュ・メ
モリの構成を示すものである。第１図において、１０１
はプロセッサである。１０２はタグ・フラグ記憶部、１
０３はデータ記憶部であり、１０４はバス・インターフ
ェイス、１０５はハス・モニタである。

以上のように構成されたキャッシュ・メモリーについて
、以下第１図を用いてその動作を説明する。

まず、プロセサがキャッシュ・メモリからデータを読む
動作について説明する。１０２のタグ・フラグ記憶部は
従来のアドレス記憶部とフラグ記憶部の機能を存するも
のである。１０１のプロセサがアドレス（インデックス
とタグ）を発生すると１０２はそのインデックスに応じ
たタグとフラグを１１０に出力する。１１０は１０２の
タグ出力値と１０１の発生したタグとを内部で比較して
それらの信号が一致し、かつフラグが有効であれば（キ
ャッシュ・ヒツト）、１０３のデータ記憶部に出力許可
を出す。１０３は出力許可を受けると１０１の発生して
いるインデックスに対応するデータを１０１に返す、も
し、キャッシュ・ヒントでないときは１１０は１０３へ
出力禁止を出して１０４のバス・インターフェイスを起
動する。

１０１は１０４を介して主記憶よりデータを獲得する。

このとき、１０２と１０３のデータは更新される。

次に書込み動作について説明する。プロセサが上記↑Ｑ
にデータを書込むときのキャッシュ・メモリの更新のア
ルゴリズムは様々である。いま、−例として、一つのタ
グに対応するデータ長のデータを書込むときはそのタグ
を１０２へ、有効フラグを１０２へ、さらにそのデータ
を１０３へ書込むとする。また、一つのタグに対応する
データ長以下のデータを書込む場合には少なくとも１０
２へ無効フラグを書込むとする。以上のようなアルゴリ
ズムを仮定するとプロセサは書込みサイクルになると無
条件にデータを１０２と１０３に書込むことになる。こ
のときの書込みデータは１０４を介して、主記憶にも書
込まれる。１１０は上記書込みの制御を行う。その制御
は書込みアルゴリズムに依存するが本発明を拘束するも
のではない。

以上の動作においてプロセサは２ボート・ラムで構成さ
れたタグ・フラグ記憶部とデータ記憶部の第１ポートを
用いる。

次に、バス・モニタリングの動作説明をする。

１０５のバス・モニタはシステム・バスのデータをバス
・クロック・サイクルごとにラッチしている。このシス
テム・バスに書込み信号が走るとそのときラッチしたア
ドレス値を１０２のタグ・フラグ記ｊｌＪ部に送る。１
０２は１０５からのインデックスにより参照されるタグ
値とフラグを１１０に出力する。１１０はこのタグ値と
１０５からのタグとを比較する。その結果タグが一致し
てフラグが有効であれば（モニタ・ヒツト）、１１０は
１０３に書込み許可信号を発生して１０５からのデータ
を１０３へ書込む。もし、モニタ・ヒツトでなければ、
１０３のデータは更新しない。上記ＩＯ２を用いたモニ
タ・ヒントの有無のチエツク朋間と１０３へのデータ更
新期間が２サイクルかかるときには、１０５のバス・モ
ニタ内部に一段のラッチ回路を設ければ良い。また、以
上のバス・モニタリング動作は２ボート・ラムで構成さ
れるタグ記憶部とデータ記憶部の第２ボートを用いる。

以上キャッシュ・アクセス動作とバス・モニタリング動
作について説明したが、これらは並行に動作可能である
。ただし、２ボート・ラムの機能か、ら同一アドレスに
対してプロセサとバス・モニタが同時にアクセスするこ
とだけは禁止する回路を１１０内部にもつ必要がある。

このときは、プロセサの動作を一時中断するか、システ
ム・バス動作を中断する必要がある。密結合のマルチプ
ロセサ・システムのシステム全体の性能を考慮すると、
プロセサの動作を一時中断するほうが得策だと思われる
。

ＩＩ　ｉＴＤ回路は、プロセサのキャッシュ・メモリへ
のアクセスのアルゴリズムやハス・モニタのキャッシュ
・メモリへのアクセスのアルゴリズムによって様変りす
る。しかしながら本発明はこれら制御方式によって制約
を受けるものではない。

以上のように本実施例によれば、タグ・フラグ記憶部と
データ記憶部を有するキャッシュ・メモリのうち、上記
タグ・フラグ記憶部とデータ記憶部を各々２ボート・ラ
ムで構成しており、上記２ポート・ラムの一方のポート
をプロセサに接続して、かつもう一方をバス・モニタに
接続しであるので、プロセサのキャッシュ・アクセスと
バス・モニタリングを並行に行うことが可能である。ま
たバス・モニタ内部に深いキュウを設ける必要がないの
でバス・モニタ部の回路規模を小さくできる。

発明の効果 以上のように本発明は、タグ・フラグ記憶部とデータ記
憶部とを２ボート・ラムで構成することにより、メモリ
回路・バス・モニタ回路・制御回路などを簡略化でき、
プロセサとバス・モニタが並行にキャッシュ・メモリに
アクセスすることを可能とする。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるキャッシュ・メ
モリの構成図、第２図は、従来のキャッシュ・メモリの
構成図である。 １０１・・・・・・プロセサ、１０２・・・・・・タグ
・フラグ記憶部、１０３・・・・・・データ記憶部、１
０４・・・・・・バス・インターフェイス、１０５・・
・・・・バス・モニタ、１１０・・・・・・は制御部。 代理人の氏名　弁理士　中尾敏男　はか１名第１図 第２図

Claims (1)

【特許請求の範囲】
1. タグ・フラグ記憶部とデータ記憶部を有するキャッシュ
   ・メモリのうち、上記タグ・フラグ記憶部とデータ記憶
   部を各々２ポート・ラムで構成しており、上記２ポート
   ・ラムの一方のポートをプロセサ側に接続して、かつも
   う一方をバス・モニタ側に接続することを特徴とするキ
   ャッシュ・メモリー。