JPH0114706B2 - - Google Patents
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- Publication number
- JPH0114706B2 JPH0114706B2 JP57171673A JP17167382A JPH0114706B2 JP H0114706 B2 JPH0114706 B2 JP H0114706B2 JP 57171673 A JP57171673 A JP 57171673A JP 17167382 A JP17167382 A JP 17167382A JP H0114706 B2 JPH0114706 B2 JP H0114706B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- type mos
- mos transistor
- basic cell
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体集積回路装置に係り、特に
RAMおよびランダムゲートを面積効率よく実装
できるマスタスライス方式に関する。
RAMおよびランダムゲートを面積効率よく実装
できるマスタスライス方式に関する。
マスタスライスLSIとは、LSIを製造するとき
に用いる10数枚のマスクのうち、配線に相当する
マスク数枚のみを開発品種に応じて作成して所望
の電気回路動作を有するLSIを製造するものであ
る。
に用いる10数枚のマスクのうち、配線に相当する
マスク数枚のみを開発品種に応じて作成して所望
の電気回路動作を有するLSIを製造するものであ
る。
従来のマスタスライスLSIの構成を第１図に示
す。LSIチツプ１は、その外周にボンデイングパ
ツドおよび入出力回路領域２を持ち、内部にはト
ランジスタ等から成る基本セル３をｘ軸方向に配
列した基本セル列４を、配線領域５をはさんで繰
り返し配置した構成を採つている。所望の電気回
路特性を得るために、隣接した基本セル３を１個
あるいは数個結線してNANDゲートやフリツプ
フロツプ等の論理ゲートを形成する。そしてこれ
らの論理ゲート間を論理図に従つて結線すること
によつて１つのLSIを構成する。
す。LSIチツプ１は、その外周にボンデイングパ
ツドおよび入出力回路領域２を持ち、内部にはト
ランジスタ等から成る基本セル３をｘ軸方向に配
列した基本セル列４を、配線領域５をはさんで繰
り返し配置した構成を採つている。所望の電気回
路特性を得るために、隣接した基本セル３を１個
あるいは数個結線してNANDゲートやフリツプ
フロツプ等の論理ゲートを形成する。そしてこれ
らの論理ゲート間を論理図に従つて結線すること
によつて１つのLSIを構成する。
第２図に基本セル３の平面図を示す。基本セル
３は、Ｐ形MOSトランジスタのソースあるいは
ドレインとなるP+形領域６、Ｎ形トランジスタ
のソースあるいはドレインとなるN+形領域７、
N+形領域７を形成するためにＮ形基板内に形成
されるＰ−WELL領域１１、ＰおよびＮ形MOS
トランジスタで共有する２本のポリシリコンゲー
ト電極８（ゲート電極を共有しないものもある）、
両トランジスタに電源を供給するVcc電源線１
２、GND電源線１３、P+、N+拡散層６，７と
Al配線（図示せず）とを接続するためのコンタ
クト孔１０、ゲート電極８とAl配線とを接続す
るためのコンタクト孔９から構成されている。
３は、Ｐ形MOSトランジスタのソースあるいは
ドレインとなるP+形領域６、Ｎ形トランジスタ
のソースあるいはドレインとなるN+形領域７、
N+形領域７を形成するためにＮ形基板内に形成
されるＰ−WELL領域１１、ＰおよびＮ形MOS
トランジスタで共有する２本のポリシリコンゲー
ト電極８（ゲート電極を共有しないものもある）、
両トランジスタに電源を供給するVcc電源線１
２、GND電源線１３、P+、N+拡散層６，７と
Al配線（図示せず）とを接続するためのコンタ
クト孔１０、ゲート電極８とAl配線とを接続す
るためのコンタクト孔９から構成されている。
第３図は基本セル３の断面構造、配線領域５お
よび配線層の構造を展開して示したものである。
第２図と同じものは同じ符号で示している。Ｎ形
基板２０の一方の表面側にトランジスタ等の素子
が形成される。フイールド酸化膜２１は基板２０
の一方の表面上に存在し、1μｍ程度の膜厚であ
る。トランジスタのゲート電極８の下にはゲート
酸化膜３１があり、膜厚は500〜1000Åである。
ゲート電極８等を構成するポリシリコン配線の上
には絶縁膜２２があり、この上にAlで大部分が
長手方向をセル列と平行に電源配線１２，１３や
Al配線２５，２６等の第１配線が形成される。
ポリシリコン配線あるいは拡散層６，７と第１配
線とを接続する必要のあるときは絶縁膜２２にコ
ンタクト孔９，１０を開ける。第１配線上には絶
縁膜２３が、さらにその上に大部分が長手方向が
セル列と直交するようにAlの第２配線２９，３
０がそれぞれ形成されている。第１配線と第２配
線とを接続する必要のあるときは絶縁膜２３にコ
ンタクト孔２８を開ける。最上層には絶縁膜２４
がありトランジスタや配線を保護している。通常
のマスタスライスLSIでは、第１配線、第２配線
および両者を接続するためのコンタクト孔を形成
するためのマスクを製品毎に変えることにより所
望のLSIを得る。また、第１配線とポリシリコン
配線あるいは拡散層を接続するためのコンタクト
孔を形成するためのマスクも製品毎に変える場合
もある。
よび配線層の構造を展開して示したものである。
第２図と同じものは同じ符号で示している。Ｎ形
基板２０の一方の表面側にトランジスタ等の素子
が形成される。フイールド酸化膜２１は基板２０
の一方の表面上に存在し、1μｍ程度の膜厚であ
る。トランジスタのゲート電極８の下にはゲート
酸化膜３１があり、膜厚は500〜1000Åである。
ゲート電極８等を構成するポリシリコン配線の上
には絶縁膜２２があり、この上にAlで大部分が
長手方向をセル列と平行に電源配線１２，１３や
Al配線２５，２６等の第１配線が形成される。
ポリシリコン配線あるいは拡散層６，７と第１配
線とを接続する必要のあるときは絶縁膜２２にコ
ンタクト孔９，１０を開ける。第１配線上には絶
縁膜２３が、さらにその上に大部分が長手方向が
セル列と直交するようにAlの第２配線２９，３
０がそれぞれ形成されている。第１配線と第２配
線とを接続する必要のあるときは絶縁膜２３にコ
ンタクト孔２８を開ける。最上層には絶縁膜２４
がありトランジスタや配線を保護している。通常
のマスタスライスLSIでは、第１配線、第２配線
および両者を接続するためのコンタクト孔を形成
するためのマスクを製品毎に変えることにより所
望のLSIを得る。また、第１配線とポリシリコン
配線あるいは拡散層を接続するためのコンタクト
孔を形成するためのマスクも製品毎に変える場合
もある。
さて、一般にLSIを構成する場合、ランダムな
論理回路とデータの値を記憶するレジスタ群との
組合せになることが多い。従つて、いかに面積効
率よく上記回路を実装できるかが決め手となる。
レジスタの構成法としては第４図、第５図ａのよ
うなものが考えられる。
論理回路とデータの値を記憶するレジスタ群との
組合せになることが多い。従つて、いかに面積効
率よく上記回路を実装できるかが決め手となる。
レジスタの構成法としては第４図、第５図ａのよ
うなものが考えられる。
第４図は一般の論理ゲートで構成されるレジス
タで、インバータ４０、ANDゲート４１，４２、
NORゲート４３，４４から成る。信号線４５に
データ入力を入れ、信号線４６，４７にアドレス
信号を入力すると出力信号４８にはデータ入力と
同じ値が、出力信号４９にはその反転値が得ら
れ、NORゲート４３，４４で構成されるフリツ
プフロツプによつてその状態が保持される。この
回路をCMOS回路で構成すると18個のトランジ
スタが必要である。第２図の基本セルでは５セル
を要する。
タで、インバータ４０、ANDゲート４１，４２、
NORゲート４３，４４から成る。信号線４５に
データ入力を入れ、信号線４６，４７にアドレス
信号を入力すると出力信号４８にはデータ入力と
同じ値が、出力信号４９にはその反転値が得ら
れ、NORゲート４３，４４で構成されるフリツ
プフロツプによつてその状態が保持される。この
回路をCMOS回路で構成すると18個のトランジ
スタが必要である。第２図の基本セルでは５セル
を要する。
第５図ａはクロツクドインバータ５０のハイイ
ンピーダンス状態を利用したメモリ回路である。
まず、第５図ｂによりクロツクドインバータにつ
いて説明する。クロツクドインバータは同図に示
すようにMOSトランジスタ５９、NMOSトラン
ジスタ６０で構成される。入力信号５７は
PMOS、NMOS両トランジスタに入力され、制
御信号５３はPMOSトランジスタに、一般には
その反転値をもつ制御信号５４がNMOSトラン
ジスタにそれぞれ入力される。制御信号５３，５
４がそれぞれLowレベル、Highレベルのとき、
それぞれの信号が入力している両トランジスタは
導通状態となりクロツクドインバータは通常のイ
ンバータとして動作する。従つて、出力信号５８
は入力信号５７の反転値となる。逆に、制御信号
５３，５４がそれぞれHighレベル、Lowレベル
のとき、それぞれの信号が入力している両トラン
ジスタは非導通状態となり、出力信号５８はハイ
インピーダンス状態となる。第５図ａに戻つて、
このメモリ回路はクロツクドインバータ５０、イ
ンバータ５１、NMOSトランジスタ５２から構
成されている。データの書込みは、クロツクドイ
ンバータ５０をハイインピーダンス状態とし、ア
ドレス信号５６をHighレベルにしてNMOSトラ
ンジスタ５２を導通状態にして行う。データバス
と接続される入出力信号５５よりデータが入力さ
れるとアドレス信号５６をLowレベルにして
NMOSトランジスタを非導通状態としてメモリ
回路とデータバスとを切り離し、制御信号５３，
５４をそれぞれLow、Highレベルにすることで
インバータとして動作するクロツクドインバータ
５０とインバータ５１によりフリツプフロツプを
構成してデータを保持する。データの読出しは、
クロツクドインバータ５０をインバータとして動
作させたまま、アドレス信号５６をHighレベル
にしてNMOSトランジスタを導通状態とするこ
とでメモリ回路のデータがデータバスに出力され
る。
ンピーダンス状態を利用したメモリ回路である。
まず、第５図ｂによりクロツクドインバータにつ
いて説明する。クロツクドインバータは同図に示
すようにMOSトランジスタ５９、NMOSトラン
ジスタ６０で構成される。入力信号５７は
PMOS、NMOS両トランジスタに入力され、制
御信号５３はPMOSトランジスタに、一般には
その反転値をもつ制御信号５４がNMOSトラン
ジスタにそれぞれ入力される。制御信号５３，５
４がそれぞれLowレベル、Highレベルのとき、
それぞれの信号が入力している両トランジスタは
導通状態となりクロツクドインバータは通常のイ
ンバータとして動作する。従つて、出力信号５８
は入力信号５７の反転値となる。逆に、制御信号
５３，５４がそれぞれHighレベル、Lowレベル
のとき、それぞれの信号が入力している両トラン
ジスタは非導通状態となり、出力信号５８はハイ
インピーダンス状態となる。第５図ａに戻つて、
このメモリ回路はクロツクドインバータ５０、イ
ンバータ５１、NMOSトランジスタ５２から構
成されている。データの書込みは、クロツクドイ
ンバータ５０をハイインピーダンス状態とし、ア
ドレス信号５６をHighレベルにしてNMOSトラ
ンジスタ５２を導通状態にして行う。データバス
と接続される入出力信号５５よりデータが入力さ
れるとアドレス信号５６をLowレベルにして
NMOSトランジスタを非導通状態としてメモリ
回路とデータバスとを切り離し、制御信号５３，
５４をそれぞれLow、Highレベルにすることで
インバータとして動作するクロツクドインバータ
５０とインバータ５１によりフリツプフロツプを
構成してデータを保持する。データの読出しは、
クロツクドインバータ５０をインバータとして動
作させたまま、アドレス信号５６をHighレベル
にしてNMOSトランジスタを導通状態とするこ
とでメモリ回路のデータがデータバスに出力され
る。
このメモリ回路方式で注意しなくてはならない
点はNMOSトランジスタ５２のトランジスタサ
イズである。第６図により説明する。コンデンサ
６１は入出力信号５７に接続されるデータバスの
負荷容量を等価的に表わしており、第５図と同じ
ものは同じ符号で表わす。メモリ回路の保持デー
タがHighレベル（Ａ点がHighレベル）の場合の
読出しを考える。つまり、PMOSトランジスタ
５９が導通状態でNMOSトランジスタ５２が非
導通状態から導通状態に変化するとコンデンサ６
１を充電する充電電流Ｉが流れる。この充電電流
ＩによりＡ点の電位はPMOSトランジスタ５９
とNMOSトランジスタ５２のオン抵抗の比で決
定される。もし、Ａ点の電位がインバータ５１の
スレツシヨルド電位より低くなるとその出力５７
が反転し、メモリ回路の記憶内容が反転してしま
う。従つてＡ点の電位がインバータ５１のスレツ
シヨルド電圧以下に下がらないようにNMOSト
ランジスタ５２のオン抵抗を十分大きくしておく
必要がある。Lowレベルの読出しに関しても同
様のことが生じる。
点はNMOSトランジスタ５２のトランジスタサ
イズである。第６図により説明する。コンデンサ
６１は入出力信号５７に接続されるデータバスの
負荷容量を等価的に表わしており、第５図と同じ
ものは同じ符号で表わす。メモリ回路の保持デー
タがHighレベル（Ａ点がHighレベル）の場合の
読出しを考える。つまり、PMOSトランジスタ
５９が導通状態でNMOSトランジスタ５２が非
導通状態から導通状態に変化するとコンデンサ６
１を充電する充電電流Ｉが流れる。この充電電流
ＩによりＡ点の電位はPMOSトランジスタ５９
とNMOSトランジスタ５２のオン抵抗の比で決
定される。もし、Ａ点の電位がインバータ５１の
スレツシヨルド電位より低くなるとその出力５７
が反転し、メモリ回路の記憶内容が反転してしま
う。従つてＡ点の電位がインバータ５１のスレツ
シヨルド電圧以下に下がらないようにNMOSト
ランジスタ５２のオン抵抗を十分大きくしておく
必要がある。Lowレベルの読出しに関しても同
様のことが生じる。
この点を考慮して第２図に示す従来の基本セル
でこのメモリ回路を構成したものが第７図であ
る。この図はトランジスタをシンボルで表わした
ものであり、第２図、第５図と同じものは同じ符
号で示す。また太い実線はAl配線を表わす。こ
の例ではクロツクドインバータを構成しやすいよ
うにゲート電極８を切り離しているが、それでも
メモリ１ビツトを構成するのに2.5個の基本セル
を必要とする。
でこのメモリ回路を構成したものが第７図であ
る。この図はトランジスタをシンボルで表わした
ものであり、第２図、第５図と同じものは同じ符
号で示す。また太い実線はAl配線を表わす。こ
の例ではクロツクドインバータを構成しやすいよ
うにゲート電極８を切り離しているが、それでも
メモリ１ビツトを構成するのに2.5個の基本セル
を必要とする。
このように従来の基本セルでメモリ回路を構成
すると多くの基本セルを必要とし、非常に効率が
悪かつた。
すると多くの基本セルを必要とし、非常に効率が
悪かつた。
本発明の目的は、マスタスライスLSIにおい
て、ランダムゲートおよびメモリを面積効率よく
実装できるマスタ方式を提供することにある。
て、ランダムゲートおよびメモリを面積効率よく
実装できるマスタ方式を提供することにある。
本発明は、ｉ連（例えば、ｉ＝２、３………）
の対になつた第１導電型MOSトランジスタ（例
えば、PMOS）と第２導電型MOSトランジスタ
（例えばNMOS）以外に、１個の第２導電型
MOSトランジスタを基本セル内に配置し、かつ
この第１導電型MOSトランジスタと第２導電型
MOSトランジスタとが対になるｉ組のうち少な
くとも１組はゲート電極を切り離し、その他の組
はゲート電極を共有して構成することにより、メ
モリ回路等の実装効率の向上をはかつたものであ
る。
の対になつた第１導電型MOSトランジスタ（例
えば、PMOS）と第２導電型MOSトランジスタ
（例えばNMOS）以外に、１個の第２導電型
MOSトランジスタを基本セル内に配置し、かつ
この第１導電型MOSトランジスタと第２導電型
MOSトランジスタとが対になるｉ組のうち少な
くとも１組はゲート電極を切り離し、その他の組
はゲート電極を共有して構成することにより、メ
モリ回路等の実装効率の向上をはかつたものであ
る。
以下、本発明の一実施例を図面を用いて説明す
る。第８図に本発明による基本セルの平面図を示
す。第２図と同じものは同じ符号で示している。
本基本セルは、ソースあるいはドレインを共有す
る２連のPMOS８２，８３と、ソースあるいは
ドレインを共有する３連のNMOSトランジスタ
８４，８５，８６、およびポリシリコンのアンダ
ーパス８７で構成され、PMOSトランジスタ８
２とNMOSトランジスタ８４はゲート電極８を
共有し、PMOSトランジスタ８３とNMOSトラ
ンジスタ８５とはゲート電極８０と８１のように
切り離している。さらに、PMOSトランジスタ
と対になつていないNMOSトランジスタ８６は、
メモリを構成するために他のNMOSトランジス
タの1/3程度のトランジスタサイズにしている。
このように、一組のPMOS、NMOSトランジス
タペアのゲート電極を切り離すことによりクロツ
クドインバータを構成しやすくし、さらに小形の
NMOSトランジスタを基本セルに追加すること
でメモリ回路を少ない基本セル数で実現すること
を可能としている。
る。第８図に本発明による基本セルの平面図を示
す。第２図と同じものは同じ符号で示している。
本基本セルは、ソースあるいはドレインを共有す
る２連のPMOS８２，８３と、ソースあるいは
ドレインを共有する３連のNMOSトランジスタ
８４，８５，８６、およびポリシリコンのアンダ
ーパス８７で構成され、PMOSトランジスタ８
２とNMOSトランジスタ８４はゲート電極８を
共有し、PMOSトランジスタ８３とNMOSトラ
ンジスタ８５とはゲート電極８０と８１のように
切り離している。さらに、PMOSトランジスタ
と対になつていないNMOSトランジスタ８６は、
メモリを構成するために他のNMOSトランジス
タの1/3程度のトランジスタサイズにしている。
このように、一組のPMOS、NMOSトランジス
タペアのゲート電極を切り離すことによりクロツ
クドインバータを構成しやすくし、さらに小形の
NMOSトランジスタを基本セルに追加すること
でメモリ回路を少ない基本セル数で実現すること
を可能としている。
第９図は第５図のメモリ回路を本発明一実施例
の基本セルで構成した例である。従来の基本セル
では2.5ゲートも要していたが、本実施例の基本
セルによればわずか1.5ゲートで構成することが
できる。
の基本セルで構成した例である。従来の基本セル
では2.5ゲートも要していたが、本実施例の基本
セルによればわずか1.5ゲートで構成することが
できる。
第１０図は第５図の１ポートメモリを拡張し
て、２系統から独自に読出し／書込みができる２
ポートメモリの回路図と本発明一実施例の基本セ
ルによるその構成例を示したものである。このメ
モリ回路を従来の基本セルで構成すると４セルを
要するが、本基本セルではわずか半分の２セルで
構成することができる。このように本基本セルで
メモリを構成すればデコーダ回路等を含めて30〜
40％の面積効率の向上が可能である。
て、２系統から独自に読出し／書込みができる２
ポートメモリの回路図と本発明一実施例の基本セ
ルによるその構成例を示したものである。このメ
モリ回路を従来の基本セルで構成すると４セルを
要するが、本基本セルではわずか半分の２セルで
構成することができる。このように本基本セルで
メモリを構成すればデコーダ回路等を含めて30〜
40％の面積効率の向上が可能である。
なお、メモリ回路を構成するときは第９図、第
１０図のように、小形NMOSトランジスタ８６
を使用するが、NAND、NORゲートのみで構成
される論理ブロツクでは、この小形NMOSトラ
ンジスタ８６は未使用となる。この場合には、
NMOSトランジスタ８６のゲート電極をアンダ
ーパス８７と同様に配線用のアンダーパスとして
用いることにより、論理ブロツク内の配線が容易
となる。このように、メモリを構成するときはト
ランジスタとして、それ以外ではアンダーパスと
して常に有効に利用することができる。
１０図のように、小形NMOSトランジスタ８６
を使用するが、NAND、NORゲートのみで構成
される論理ブロツクでは、この小形NMOSトラ
ンジスタ８６は未使用となる。この場合には、
NMOSトランジスタ８６のゲート電極をアンダ
ーパス８７と同様に配線用のアンダーパスとして
用いることにより、論理ブロツク内の配線が容易
となる。このように、メモリを構成するときはト
ランジスタとして、それ以外ではアンダーパスと
して常に有効に利用することができる。
本実施例に於いては、２連のPMOSトランジ
スタ、３連のNMOSトランジスタの例を説明し
たが、２連のNMOSトランジスタ、３連の
PMOSトランジスタであつても良く、さらに、
３連のPMOSトランジスタ、４連のNMOSトラ
ンジスタ、または、３連のNMOSトランジスタ、
４連のPMOSトランジスタ等にも本発明は適用
できる。
スタ、３連のNMOSトランジスタの例を説明し
たが、２連のNMOSトランジスタ、３連の
PMOSトランジスタであつても良く、さらに、
３連のPMOSトランジスタ、４連のNMOSトラ
ンジスタ、または、３連のNMOSトランジスタ、
４連のPMOSトランジスタ等にも本発明は適用
できる。
本発明によれば、論理ゲートおよびメモリ回路
を効率よく高密度で実装できるため、高集積なマ
スタスライスLSIを得ることができる。
を効率よく高密度で実装できるため、高集積なマ
スタスライスLSIを得ることができる。
第１図はマスタスライスLSIの平面図、第２図
は従来の基本セルの平面図、第３図は基本セル配
線層などの展開図、第４図はフリツプフロツプ回
路、第５図はメモリ回路、第６図はメモリ回路の
誤動作の説明図、第７図は従来の基本セルによる
メモリ回路構成例、第８図は本発明一実施例の基
本セルの平面図、第９図、第１０図は本発明一実
施例の基本セルによるメモリ回路構成例である。 ８２，８３……PMOSトランジスタ、８４，
８５，８６……NMOSトランジスタ。
は従来の基本セルの平面図、第３図は基本セル配
線層などの展開図、第４図はフリツプフロツプ回
路、第５図はメモリ回路、第６図はメモリ回路の
誤動作の説明図、第７図は従来の基本セルによる
メモリ回路構成例、第８図は本発明一実施例の基
本セルの平面図、第９図、第１０図は本発明一実
施例の基本セルによるメモリ回路構成例である。 ８２，８３……PMOSトランジスタ、８４，
８５，８６……NMOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 一方の主表面に少なくとも、ソース或いはド
レインを直列接続したｉ連の第１導電型MOSト
ランジスタと、ソース或いはドレインを直列接続
したｉ＋１連の第２導電型MOSトランジスタと
を相対配置し、該第１導電型MOSトランジスタ
と該第２の導電型MOSとが対になるｉ組のうち
少なくとも１組はゲポリシリコンゲート電極を切
り離し、その他の組はポリシリコンゲート電極を
共有して構成したものを一方向に多数個並設して
基本セル列とし、該基本セル列を基本セル列と直
角方向に複数個並設してなる半導体基板と、該半
導体基板上に絶縁膜を介して積層され、基本セル
内及び基本セル間を接続する複数層の配線とを具
備することを特徴とする半導体集積回路装置。 ２ 特許請求の範囲第１項において、第１導電型
MOSトランジスタと対となつていない第２導電
型MOSトランジスタの大きさを他のMOSトラン
ジスタより小さくすることを特徴とする半導体集
積回路装置。 ３ 特許請求の範囲第１項または、第２項におい
て、第１導電型MOSトランジスタと対になつて
いない第２導電型MOSトランジスタのゲート電
極をアンダーバスに兼用することを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171673A JPS5961047A (ja) | 1982-09-29 | 1982-09-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171673A JPS5961047A (ja) | 1982-09-29 | 1982-09-29 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961047A JPS5961047A (ja) | 1984-04-07 |
| JPH0114706B2 true JPH0114706B2 (ja) | 1989-03-14 |
Family
ID=15927569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171673A Granted JPS5961047A (ja) | 1982-09-29 | 1982-09-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961047A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4884115A (en) * | 1987-02-27 | 1989-11-28 | Siemens Aktiengesellschaft | Basic cell for a gate array arrangement in CMOS Technology |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5864047A (ja) * | 1981-10-13 | 1983-04-16 | Nec Corp | マスタ−スライス半導体集積回路装置 |
| JPS5897847A (ja) * | 1981-12-08 | 1983-06-10 | Nec Corp | 集積回路装置 |
-
1982
- 1982-09-29 JP JP57171673A patent/JPS5961047A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5961047A (ja) | 1984-04-07 |
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