JPH0114712B2 - - Google Patents

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JPH0114712B2
JPH0114712B2 JP54171657A JP17165779A JPH0114712B2 JP H0114712 B2 JPH0114712 B2 JP H0114712B2 JP 54171657 A JP54171657 A JP 54171657A JP 17165779 A JP17165779 A JP 17165779A JP H0114712 B2 JPH0114712 B2 JP H0114712B2
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substrate bias
mos
circuit
mos transistor
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Toshiba Corp
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Tokyo Shibaura Electric Co Ltd
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/205—Substrate bias-voltage generators

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  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
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Description

【発明の詳細な説明】 この発明は、MOS集積回路における基板バイ
アス発生回路に関する。 近年、MOS集積回路にあつては、一定の基板
バイアス電圧を得るため基板バイアス発生回路が
一体に集積化されている。第１図はこの基板バイ
アス発生回路の一例を示す概略構成図である。３
個のＥ／Ｅ MOSインバータ１，２，３を直列
に接続し閉ループを形成したリング発振器４の出
力信号と共に、基準電圧発生器５による基準電圧
がチヤージポンプ回路６に供給されている。そし
て、チヤージポンプ回路６により、リング発振器
４の出力信号に応じて上記基準電圧の電荷がポン
ピングされ負の基板バイアス電圧VBBが得られる
ものとなつている。 ところがこの種の回路では、基板上のメモリや
ロジツク回路等の動作により生じる所謂リークで
基板バイアス電圧VBBが減小した場合に問題があ
る。つまり、このような場合基板バイアス電圧
VBBはチヤージポンプ回路のポンピング作用によ
り徐々に規定値に復帰するが、復帰するまでにか
なりの時間が掛かる。このため、リーク等に起因
する基板バイアス電圧VBBの変動に弱く、安定し
た制御を行い得なかつた。 本発明は上記事情を考慮してなされたもので、
その目的とするところは、基板バイアス電圧VBB
を一定に保つことができ、且つリーク等により減
小した場合にも基板バイアス電圧VBBを速やかに
規定値に復帰させることのできる基板バイアス発
生回路を提供することにある。 即ち、本発明は基板バイアス電圧VBBによりリ
ング発振器の発振周波数を制御し、チヤージポン
プ回路の動作速度を可変することによつて、例え
ば基板バイアス電圧VBBが減小した場合にはリン
グ発振器の発振周波数を高めチヤージポンプ回路
の動作速度を速めることによつて、前記目的を達
成しようとするものである。 以下、この発明の一実施例を図面を参照して説
明する。第２図は同実施例を示す概略構成図であ
る。なお、使用するMOSデバイスは全てＮチヤ
ンネルとする。図中１０はリング発振器であり、
このリング発振器１０は第１乃至第３のＥ／Ｄ
MOSインバータ１１，１２，１３及び第１乃至
第３のRC遅延回路１４，１５，１６から構成さ
れている。上記第１のMOSインバータ１１は電
圧VDDを印加された電源線と接地端との間に接続
したもので、このインバータ１１の出力端は第１
のRC遅延回路１４を介して第２のMOSインバー
タ１２の入力端に接続されている。RC遅延回路
１４は、抵抗として作用するＤモードMOSトラ
ンジスタ１４ａを第１のMOSインバータ１１の
出力端と第２のMOSインバータ１２の入力端と
の間に接続し、さらにMOSキヤパシタ１４ｂを
第２のMOSインバータ１２の入力端と接地端と
の間に接続したものである。以下同様に、第２の
MOSインバータ１２の出力端は第２のRC遅延回
路１５を介して第３のMOSインバータ１３の入
力端に接続され、第３のMOSインバータ１３の
出力端は第３のRC遅延回路１６を介して第１の
MOSインバータ１１の入力端に接続されている。
そして、リング発振器１０の出力信号は、駆動回
路２０に与えられるものとなつている。駆動回路
２０は、ソースを接地しゲートを前記第３の
MOSインバータ１３の出力端に接続したＥモー
ドMOSトランジスタ２１，２２と、MOSトラン
ジスタ２１のドレインと電源線に接続されたゲー
ト・ソースを直結したＤモードMOSトランジス
タ２３と、MOSトランジスタ２１のドレインに
ゲートを接続しMOSトランジスタ２２のドレイ
ンと電源線との間に接続されたＤモードMOSト
ランジスタ２４とから構成されている。そして、
駆動回路２０は前記リング発振器１０の出力信号
に応じて電源電圧VDD或いは接地電圧をチヤージ
ポンプ回路３０に与えるものとなつている。チヤ
ージポンプ回路３０は前記MOSトランジスタ２
２のドレインに一端を接続したMOSキヤパシタ
３１と、このMOSキヤパシタ３１の他端と接地
端との間に接続されゲートを同MOSキヤパシタ
３１の一端に接続したＥモードMOSトランジス
タ３２と、MOSキヤパシタ３１の他端にソース
を接続しゲート・ドレインを直結したＥモード
MOSトランジスタ３３とから構成されている。
そして、MOSトランジスタ３３を介した電圧が
基板バイアス電圧VBBとして出力されると共に、
前記リング発振器１０に組み込まれた遅延回路１
４，１５，１６のMOSトランジスタ１４ａ，１
５ａ，１６ａの各ゲートに印加されるものとなつ
ている。 このように構成された本回路の作用を説明す
る。まず、基板バイアス電圧VBBが規定値で一定
となつているものとする。この場合、リング発振
器１０は規定の周波数f0のパルス信号を出力す
る。これにより、駆動回路２０の出力端には、上
記信号に応じて半サイクル毎に電源電圧VDD及び
接地電圧が順次出力される。したがつて、チヤー
ジポンプ回路３０は、電源電圧VDDを入力する半
サイクルでMOSトランジスタ３２をON、MOS
トランジスタ３３をOFFとして電荷を蓄積する。
さらに、接地電圧が印加される次の半サイクルで
MOSトランジスタ３２をOFF、MOSトランジス
タ３３をONとして基板から電荷を引き寄せる。
このようなポンピング作用で基板バイアス電圧
VBBは規定の負電位VBB0に保たれている。 いま、基板上のメモリやロジツク回路等の動作
によりリークが生じ基板バイアス電圧VBBの絶対
値｜VBB｜が減少したものとすれば、RC遅延回
路１４，１５，１６のMOSトランジスタ１４ａ，
１５ａ，１６ａの各ゲート電位が上昇することに
なる。これにより、MOSトランジスタ１４ａ，
１５ａ，１６ａの各抵抗値が減小、即ちRC遅延
回路１４，１５，１６の各時定数が小さくなるた
め、リング発振器１０の発振周波数が高くなる。
即ち、第３図に示す如く基板バイアス電圧VBBの
絶対値｜VBB｜が規定値｜VBB0｜で一定している
場合にはリング発振器１０の発振周波数ｆも規定
値f0で一定となり、上記絶対値｜VBB｜が時刻t1
で減小した場合には上記発振周波数ｆは同時刻t1
で高くなる。リング発振器１０の発振周波数ｆが
高くなるとチヤージポンプ回路３０の動作速度が
速くなり、同回路３０によるポンピング作用が増
大する。つまり、基板バイアス電圧VBBの絶対値
｜VBB0｜を大きくする方向に作用する。したがつ
て、上記絶対値｜VBB｜は速やかに大きくなる。
そして、｜VBB｜が規定値｜VBB0｜に近づくに従
つて、MOSトランジスタ１４ａ，１５ａ，１６
ａの抵抗値が増大しリング発振器１０の発振周波
数は低くなる。しかして、｜VBB｜が規定値｜
VBB0｜に達した時点でリング発振器１０の発振周
波数ｆも規定値f0となる。かくして、基板バイア
ス電圧VBBは速やかに規定値に復帰し、再びこの
規定値で一定に保たれることになる。 なお、消費電力について考察して見ると、前記
チヤージポンプ回路３０の動作速度が速いとき、
即ち基板バイアス電圧VBBの絶対値｜VBB｜が減
小している時点ではこの回路３０の消費電流は比
較的大きなものであるが、定常時即ち基板バイア
ス電圧VBBが規定値で一定している場合には同回
路３０の消費電流は小さなものとなつている。 かくして本回路によれば、リング発振器１０の
出力信号に応じて駆動回路２０により電源電圧
VDD及び接地電圧をチヤージポンプ回路３０に順
次印加し、チヤージポンプ回路３０のポンピング
作用によつて基板バイアス電圧VBBを一定の負の
電位に保つことができる。また、基板上のメモリ
やロジツク回路等の動作によりリークが生じ基板
バイアス電圧VBBが減小した場合には、この電圧
変化により遅延回路１４，１５，１６の各時定数
が小さくなり、リング発振器１０の発振周波数ｆ
が高くなる。このため、チヤージポンプ回路３０
の動作速度が速くなり、同回路３０によるポンピ
ング作用が増大する。したがつて、減小した基板
バイアス電圧VBBを短時間で規定値に復帰させる
ことができる。このため、従来回路に比して基板
バイアス電圧VBBの変動を小さくし同電圧VBBの
安定した制御を行い得る。また、定常状態におけ
る消費電流を比較的小さくでき、さらに簡易な構
成で実現し得る等の効果を奏する。 なお、この発明は上述した実施例に限定される
ものではない。例えば、前記リング発振器を構成
するインバータはＥ／Ｄ型に限らずＥ／Ｅ型でも
よく、またその個数は奇数個であればよい。ま
た、前記遅延回路の抵抗として作用するMOSト
ランジスタはインバータの負荷と電源との間に挿
入してもよい。さらに、インバータの負荷の抵抗
値を前記基板バイアス電圧で制御することによつ
て、リング発振器の発振周波数を十分可変できる
場合には、上記遅延回路を除去してもよい。ま
た、前記駆動回路はリング発振器の出力信号に応
じて所定電圧及び接地電圧を出力するものであれ
ば、適宜変更できるのは勿論である。さらに、チ
ヤージポンプ回路の構成も前記リング発振器の発
振周波数に追随できるものであれば種々変形して
もよい。また、使用するMOSデバイスはＮチヤ
ンネルに限らずＰチヤンネルでもよいのは勿論の
ことである。要するにこの発明は、その要旨を逸
脱しない範囲で、種々変形して実施することがで
きる。
【図面の簡単な説明】
第１図は従来回路の一例を示す概略構成図、第
２図はこの発明の一実施例を示す概略構成図、第
３図は同実施例の作用を説明するための図であ
る。 １０……リング発振器、１１，１２，１３……
Ｅ／Ｄ MOSインバータ、１４，１５，１６…
…遅延回路、１４ａ，１５ａ，１６ａ……Ｄモー
ドMOSトランジスタ、２０……駆動回路、３０
……チヤージポンプ回路。

Claims (1)

  1. 【特許請求の範囲】 １ 奇数個のMOSインバータを直列に接続し閉
    ループを形成して成るリング発振器と、このリン
    グ発振器の発振出力が供給される駆動回路と、こ
    の駆動回路の出力が一方の電極に供給されるキヤ
    パシタ、このキヤパシタの他方の電極に一端が接
    続され他端に接地電位が印加されるとともにゲー
    トが上記キヤパシタの一方の電極に接続される第
    １のMOSトランジスタ、および上記キヤパシタ
    の他方の電極に一端が接続され他端およびゲート
    が基板に接続される第２のMOSトランジスタと
    から成り上記基板にバイアス電圧を印加するチヤ
    ージポンプ回路と、このチヤージポンプ回路から
    出力される基板バイアス電圧に基づいて上記リン
    グ発振器の発振周波数を可変する手段とを具備す
    ることを特徴とする基板バイアス発生回路。 ２ 前記リング発振器は、その帰還ループに遅延
    回路を有し、この遅延回路の時定数を前記基板バ
    イアス電圧で制御することにより発振周波数が可
    変されるものであることを特徴とする特許請求の
    範囲第１項記載の基板バイアス発生回路。 ３ 前記リング発振器は、このリング発振器を構
    成するMOSインバータにおける負荷MOSトラン
    ジスタのゲートに前記基板バイアスを印加するこ
    とにより抵抗値を制御し、発振周波数が可変され
    るものであることを特徴とする特許請求の範囲第
    １項記載の基板バイアス発生回路。
JP17165779A 1979-12-27 1979-12-27 Generating circuit for substrate bias voltage Granted JPS5694654A (en)

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DE8080108185T DE3071578D1 (en) 1979-12-27 1980-12-23 Substrate bias generation circuit
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