JPH0114736B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はFETを用いた容量性負荷駆動回路に
関する。

一般にそのような駆動回路の目的は、入力容量
よりも大きな負荷容量を駆動するのに適した比較
的大きな出力電流を、それ自身あまり電力を消費
せずに、所定の時刻に供給する事である。

特に高度に集積されたデイジタル回路において
は、外部から供給される１つのクロツク・パルス
に応答して、回路全体の動作によつて前もつて定
められたタイミングを持つ別の（内部の）パルス
列を発生させるという問題が常に存在している。
この場合駆動回路に要求されることは一般に、所
定の入力パルスに対して予定の時間だけ遅延して
いるが立ち上り時間及び／又は立ち下り時間の短
い所定の波形のパルスを与える事である。この場
合、入力パルス発生源と違つて、出力パルスには
高い電流駆動能力が要求される。即ち、出力パル
スはモノリシツク半導体集積回路、特にFET回
路の信号供給線及び駆動されるべき次段の回路の
入力によつて形成される大きな容量負荷を駆動で
きるものでなければならない。

FETを用いた駆動回路は既に多数の設計が知
られている。次の文献はこの分野の先行技術の代
表と考えられる。米国特許第3631267号、第
3769528号及び第3898479号。IBM Technical
Disclosure Bulletin14巻４号（1971年９月）
p.1084、16巻１号（1973年６月）pp.50〜51及び
18巻４号（1975年９月）pp.1028〜1029。

第１図の回路は、後述するが以下説明する本発
明の基礎となる従来の典型的な駆動回路の基本構
成を示している。いくつかの回路部から成るこの
基本的回路構成は例えば特開昭52−66360号によ
り知られている。

本発明の目的はFETを用いて設計された上述
の型の駆動回路を、出力パルスがより短い立ち上
り時間及び立ち下り時間を持つように改良する事
である。以下説明する回路は容易にモノリシツク
に集積可能である。さらにスイツチング時間の減
少は回路を複雑にすることなく達成できる。

要約すると、以下説明するFET駆動回路は１
つの入力パルスに応答して、前縁が入力パルスに
対して所定の時間だけ遅れ後縁がほとんど遅れな
いような、短い立ち上り時間及び立ち下り時間を
持つ、高負荷を駆動できるクロツク・パルスを発
生する。

この有利なパルス波形はブートストラツプ出力
段の改良された制御によつて得られる。２つの遅
延の後急速に下降する。遅延段は又転送段の転
送／分離FETのゲートの再充電も制御する。

第１図は従来の駆動回路構成を示す。

第１図の破線のブロツクは、全体の駆動回路が
２つの前段１及び２並びに出力段３から構成され
る事を示している。第１の前段１は出力段３の非
反転入力（NI′）を制御し、負荷FET Ｔ３１及
びＴ３３の共通ゲート接続及びそれに接続された
ブートストラツプ・キヤパシタＣ３を再充電した
り分離したりするための転送段又は分離段として
働く。第２の前段２は出力段３の反転入力
（IN′）を制御し、駆動器FET Ｔ３２及びＴ３４
の相互接続されたゲートを直接制御する。この第
２の前段２は回路全体の主な遅延時間に前段即ち
転送段及び遅延段は、より大きな振幅及びより鋭
い縁を持つた位相のずれた２つの制御パルスを供
給する。

特に重要なのは、既知の方式で負荷FETと駆
動器FETとを用いてプツシユプル段として設計
された遅延段の新規な制御である。負荷FETの
ゲートは別のFETを経てフイードバツクされる
最終段の出力パルスと、この別のFETのドレイ
ンに容量結合される入力パルスとによつて制御さ
れる。駆動器FETのゲートは転送段の出力、従
つてブートストラツプ電圧で制御される。負荷
FET及び駆動器FETの接続点は遅延段の出力に
相当する。遅延段は最終段の駆動器FETを迅速
にスイツチ・オンし遅延の後迅速にスイツチ・オ
フする振幅のパルスを発生する。このパルスは等
しい速度で立ち上り、合わせて遅延段として設計
され、第１図に示されたような最も単純な場合で
は負荷FET Ｔ２１及び高インピーダンス駆動器
FET Ｔ２２から構成される。

出力段３は実際の駆動器段である。これは基本
的には既知のブートストラツプ回路構成である。
最終段Ｔ３３，Ｔ３４に並列に配置され且つ外部
負荷を持たない前段Ｔ３１，Ｔ３２にフイードバ
ツク・キヤパシタＣ３が設けられている。キヤパ
シタＣ３並びにFET Ｔ３１及びＴ３３のゲート
を充電するために２つの駆動器FET及び２つの
負荷FETが導通状態にされる部分を別にすれば、
出力段３の前段及び最終段は共にプツシユプル段
と考えられる。従つて最終段は、キヤパシタによ
り増大されるパルスV_NI′をゲートに受取る最終
的に飽和しない負荷FET Ｔ３３を持つプツシユ
プル段を表わす。このパルスは駆動器FET Ｔ３
２及びＴ３４に加えられるパルスV_IN′に対して
反転されており、そしてブートストラツプ・キヤ
パシタＣ３を介するフイードバツクによつて前段
の負荷トランジスタＴ３１のゲートに発生され
る。

第１図に示された型の駆動回路の基本的機能は
既知であると考えられる。次に、この回路のいく
つかの欠点について述べる。

(1) 出力パルスV_pの立ち下りが遅れ且つ浅いと
いう欠点。

これは、入力パルスV_INが立ち上つてから出力
駆動器トランジスタＴ３４がスイツチするまでに
時間の遅れがあるからである。つまり、Ｔ３４を
通して行なわれる負荷容量の放電はＴ３４のゲー
ト電圧がしきい値電圧を越えた時にのみ開始さ
れ、しかもこのゲート電圧は、V_INが前段２の負
荷トランジスタＴ２１のしきい値電圧VTになつ
た後に上昇し始めるから、出力電圧V_pは、入力
電圧がＴ３４とＴ２１のしきい値電圧の和まで上
昇するまでは不変に留まり、スイツチしない。

もう１つの理由は、Ｔ３４のゲートを充電する
ための負荷トランジスタＴ２１が飽和領域でもつ
ぱら動作するので、出力駆動器トランジスタＴ３
４のゲート制御電圧の振幅がVH―VTにしかな
らない事である。

この欠点は、回路の出力にＴ３４と並列に第１
図の破線で示されるように他の放電トランジスタ
Ｔ３４′を設け、これをV_INによつて制御する事
で避けられる。しかしこの余分のFETはＴ３４
と殆ど同程度の大きさでなければならず、従つて
回路スペースが増えることになるため好ましくな
い。

(2) 出力パルスV_pの立ち上りがなだらかになる
という欠点。

立ち上りの勾配の下側部分についていえば、そ
の原因は出力のクランプ作用があまりにも早くな
つてしまうからである。V_NIがＴ２２のしきい値
電圧を越えた時、即ちＴ３１及びＴ３３のゲート
並びにＣ３の予充電がちようど始まつた時、Ｔ３
４のゲート電圧は既に減少している。そのため、
Ｔ３４は比較的早い時間に高インピーダンス状態
になり、Ｔ３４はＴ３３によつて供給される電流
に従つて、この時点で既にかなりの電圧降下V_p
を生じてしまう。

立ち上りの勾配の上側部分についていえば、そ
の原因は特にV_NIとV_pの間の遅延時間が短いため
にブートストラツプ容量の予充電が最適に行なわ
れないためである。つまり、V_NIがＴ２２のしき
い値電圧になるとＴ３２のゲート電圧も降下し始
め、Ｃ３の予充電がまだ終了しないにもかかわら
ず、充電電流によりＴ３２のドレイン及びそれに
接続されたＣ３の電極の電位が除々に上昇してし
まう。さらに、パルスV_NIがＴ１１を介して充分
な速度でＣ３へ伝えられないことも原因である。
つまり、Ｔ１１のゲートはＴ１０を経てVH―
VT以下の電圧に予充電されるが、早い時期に導
通するＴ２２によつてV_NIの時間に急速に放電
し、又Ｔ１１のゲートの充電期間にはＴ１０のド
レイン電位が高々VH―VTになるだけなので、
Ｔ１０がもつぱら不飽和領域で動作するためであ
る。Ｃ３の予充電量が低ければ、負荷トランジス
タＴ３３の制御電圧も対応して低くなる。

もう１つの理由は、ゲート電圧V_IN′が駆動器
トランジスタＴ３４のしきい値電圧を通過する速
度が比較的遅い事である。Ｔ３４が導通状態を続
けその間にＴ３３が導通するとトランジスタＴ３
３は容量性負荷に加えて抵抗性負荷も与える。

改良された駆動回路の第１の実施例が第２図に
示される。この回路において第１図の回路の各回
路部に相当する回路部あるいは構成要素は、同じ
参照番号で示されている。第２図の駆動回路も転
送段として設計された第１の前段１、遅延段とし
て設計された第２の前段２及び出力段３から構成
される。

遅延段２は、負荷トランジスタＴ２１及び駆動
器トランジスタＴ２２を有するダイナミツク反転
回路として又はプツシユプル段として設計されて
いる。しかし制御の点では第１図の回路と本質的
に異なる。即ち第１にトランジスタＴ２１のゲー
トは反転入力INに直接接続されておらず、第２
図のゲート―ドレイン容量Ｃ２を経て容量結合さ
れている。Ｔ２１のバイアスは最終段３の出力か
ら線４及び別のトランジスタＴ２０を経たフイー
ドバツクによつて得られている。第２にＴ２２の
ゲートは非反転入力NIに直接結合されず、遅延
を増加させるために転送段１を経て線５によつて
間接的に接続されている。又Ｔ２２のゲートは出
力段３のブートストラツプ・キヤパシタＣ３にも
結合され、従つて動的にブーストされる遅延され
たゲート電圧が結果として得られるようになつて
いる。

プツシユプル原理に従つて動作するブートスト
ラツプ最終段３を制御するために２つの位相のず
れたパルスが必要とされるので、駆動回路を動作
させる方法として２つの異なつた動作モードが存
在する。入力パルスがNI入力又はIN入力のどち
らに加えられるかに応じて（それぞれの他の入力
パルスは位相はずれに制御される）、出力に非反
転又は反転出力パルスV_pが現われる。それぞれ
の側の位相はずれ入力パルスは、それ自体既知の
もう１つの高速反転回路によつて、例えば後に説
明する第４図の回路によつて、発生させられる。

本発明に従つて改良された第２図の回路の基本
構成は、次の点を除けば、両方の動作モードで基
本的に同一である。即ち、動作電圧のスイツチ・
オン時の初期設定のために、非反転型では抵抗Ｒ
２が用いられ、反転駆動器では抵抗Ｒ３が用いら
れ、この点が違うだけである。従つて本明細書の
以下の記載では反転駆動器の場合に特定して説明
する。

第２図の改良された回路の動作モード及び特別
の制御を説明するために、反転駆動器の場合を考
察する。この場合入力パルスV_INは入力INに加え
られる。関係するパルスは第３図に具体的に示さ
れている。

第３図のパルス図において、時間ｔ＝０までは
回路が待機状態にあると仮定する。入力INが低
い電位（V_IN＝0V）の時、出力は抵抗Ｒ３を経て
高電位（V_p＝VH）に保たれる。即ち出力電圧レ
ベルは入力電圧レベルに関して反転される。各々
の状態は以下の通りである。順方向に導通したト
ランジスタＴ２０を経た出力からのフイードバツ
クにより、Ｔ２１のゲート電極はVH―VTに充
電され、その結果Ｔ３２及びＴ３４のゲート並び
にＴ１１のゲートは導通トランジスタＴ２１によ
つて（V_IN＝0Vに従つて）大地電位に保たれる
（このときT10は逆方向に導通状態にある）。従つ
て出力段３の２つの駆動器トランジスタＴ３２及
びＴ３４は非導通状態にあり、一方転送段１の非
導通のＴ１１により２つの負荷トランジスタＴ３
１及びＴ３３はV_NI＝VHの（第２の）入力NIか
ら分離される。従つてＴ３１，Ｔ３３及びＴ２２
のゲート並びにＴ３１のソースはV_NI＜2VH又は
V_S31＜VHの電位を有する（V_IN＝0Vであり、Ｔ
１２は非導通である）。

もし時間ｔ＝０に入力パルスV_INが低レベル
（OV）から高電圧レベル（VH）へ増加したなら
ば、ドレイン―ゲート容量Ｃ２による入力結合に
よつて負荷トランジスタＴ２１のゲート電圧は、
V_G21＞VH＋VT＜2VH―VTまで増大する。V_IN
の増加期間にＴ２１はピンチオフせず、その初期
の高導電状態を続けるから、前段２の出力電圧
V_IN′は非常に急速に入力電圧V_INに従随し振幅
VHに達する。V_IN又はV_IN′の各々がしきい値電
圧VTの値を越えるとすぐに、負荷容量CLは非常
に低インピーダンスの出力駆動器トランジスタＴ
３４を経て放電し始める。

同時に、ゲートが浮いていた（V_NI′＜2VH）
出力段３の負荷トランジスタＴ３１及びＴ３３は
放電トランジスタＴ１２によつて急速にスイツ
チ・オフする。従つて、駆動器トランジスタＴ３
２及びＴ３４が導通状態にあるとき出力段のＴ３
１，Ｔ３３の両方を通つてVHから大地へ余分な
電流が流れるのが阻止される。前に短い期間（少
なくともV_IN＜VTの間）導通しＴ３２及びＴ３
４のゲートの充電を支持していたＴ２２もＴ３１
及びＴ３３のゲートの放電時に非導通状態に変わ
る。

最後に、入力電圧V_INが上昇している時Ｔ１０
は順方向に導通し、Ｔ１０を経て転送段１のＴ１
１のゲートの充電が始まる。しかし、Ｔ１１のゲ
ート電圧は第２の入力パルスV_NIがその高い値
VHから低いレベル（OV）に低下した時、即ち
V_INVTの時すぐに、Ｃ１を経た負帰還により
再び一時的に減少する。しかしV_NI＝OV及びV_IN
＝VHの時、Ｔ１０は飽和領域で連続的に動作し
て充分な電流を供給するので、結合容量Ｃ１（後
のパルス転送に必要）及びＴ１１のゲートは、
VH―VTまで確実に充電され得る。

出力電圧V_pが値VH―VTより低いレベルに達
した後、Ｔ２０は逆方向に導通し始め、Ｔ２１の
ゲートはＴ２０及びＴ３４を経て緩やかに放電す
る。入力パルスV_INが低レベルに再び達する前に
Ｔ２１は非導通状態になる。

V_IN＝VH及びV_NI＝OVのV_INパルスでは、ゲー
ト電圧VHの最終段の高度に導通した駆動器トラ
ンジスタＴ３２及びＴ３４はＴ３１のソース及び
出力V_pを大地電位に接続する。この時、回路の
初期設定に必要とされた高インピーダンスの負荷
抵抗Ｒ３を経て小電流が流れる。Ｔ１０を経てゲ
ートがVH−VTに充電された転送トランジスタ
Ｔ１１は、スイツチ・オンのＴ１２と共に、最終
段の負荷トランジスタＴ３１及びＴ３３並びに遅
延段の駆動器トランジスタＴ２２を非導通状態に
保つ。遅延段の負荷トランジスタＴ２１もスイツ
チ・オフする。というのは、逆方向に導通したＴ
２０を経てそのゲートに出力から低い電位が加わ
るからである。従つてＴ１１，Ｔ３２及びＴ３４
のゲートはどの電圧源からも分離されるが、充電
は完全に行なわれており、そして次のV_NIパルス
相に備えることになる。

もし入力レベルV_INが高レベル（VH）から低
レベル（OV）へ低下するならば、Ｔ１２は非導
通状態へ変化し、その結果（反転回路によつて
V_INから作られた）第２の入力パルスV_NIは急速
に上昇できる。V_NIの立ち上り時間の間フイード
バツク・キヤパシタＣ３及び最終段の負荷トラン
ジスタＴ３１及びＴ３３のゲートも、この時順方
向に導通している転送段１を経て充電される。電
圧V_NIはＣ１による容量性結合によつてＴ１１の
ゲート・バイアスVH―VTに短時間の間重畳さ
れる。その結果、Ｔ１１が最初の高い導電度を失
わずに、出力電圧V_NI′が急速に入力電圧V_NIに追
随する事が保証される。同時に、まだ高い導通状
態にあるＴ３２はそのドレインに接続されたＣ３
の電極を低い電位に保つ。遅延段２の高インピー
ダンス駆動器トランジスタＴ２２のゲート―ソー
ス電圧がしきい値電圧よりも高くなるまで、入力
電圧V_INが減少し且つ第２の入力電圧V_NI又は転
送段１の出力電圧V_NI′が増加した時にのみ、出
力駆動器トランジスタＴ３２及びＴ３４のゲート
がVHから放電し始める。しかしV_NIがほぼ最終
値に達するまでＴ３２が導通し続けるため、ブー
トストラツプ・キヤパシタＣ３にほぼ最大のバイ
アスVHが加わる。

時の経過と共に、Ｔ２２を流れる放電電流が増
加し、Ｔ３２のゲート電圧が減少し続け、Ｔ３１
のソース電位が増加する。周知のブートストラツ
プ効果がここに表われる。即ち、Ｃ３を介しての
容量性フイードバツクにより最終段３の負荷トラ
ンジスタＴ３１及びＴ３３のゲート電位は、Ｔ３
１のソース電位の増加分と同程度だけ増加する。
ブートストラツプ作用の間、転送段１は負荷トラ
ンジスタＴ３１，Ｔ３３のゲートもしくはＣ３か
らNI入力へ電荷が流れないようにする分離機能
を与える。即ち、この時Ｔ１１のゲート電極は、
逆方向導通のＴ１０を経て既にVH＋VTよりも
低い値に放電しており、Ｔ１１はオフである。ブ
ートストラツプ効果によつて発生した高い電圧
V_NI′は遅延段２の駆動器トランジスタＴ２２の
ゲートにも加えられる。

従つて最初高いインピーダンスを持つていたＴ
２２は徐々にその導電度を増加させる。従つて最
終値に向つて最終段の駆動器トランジスタＴ３２
及びＴ３４のゲート電圧は急速に減少し、特にし
きい値VTを非常に急速に通過する。従つて負荷
トランジスタＴ３１及びＴ３３に関する抵抗性負
荷の効果が消失し、容量性負荷のみが働くことに
なる。そして電圧V_NI′のブースト作用が加速さ
れ、その結果出力パルスV_pの立ち上り時間がそ
れに対応して短くなる。V_pの上昇と共に、この
時順方向に導通しているＴ２０を経てＴ２１のゲ
ートの充電が始まる。従つてこの充電過程の終り
に再び初期状態に到達する。

従つて第１図の回路と比べた場合の第２図の駆
動回路の動作特性の改良点は、主として、ブート
ストラツプ最終段３の駆動器トランジスタＴ３２
及びＴ３４が、より大きな振幅を有し且つ同時に
より急峻な縁を持つパルス反転入力（IN′）によ
つて制御されるようにしたことによつて得られ
る。

このパルスを発生させるために、遅延段２は特
有の構成として、即ちダイナミツク反転器あるい
はプツシユプル段として設計される。遅延段は負
荷トランジスタＴ２１及び駆動器トランジスタＴ
２２を含み、これらのトランジスタは動的に増大
されるゲート制御電圧によつて位相はずれの関係
で制御され、その共通接続点はこの段の出力を表
わす。さらに遅延段は、負荷トランジスタＴ２１
のゲート電位を制御する別のトランジスタＴ２０
を含む。

本発明によれば、遅延段２は次の２つの動作局
面を与える。

(1) 負荷トランジスタＴ２１のドレインは回路全
体の入力INに直接接続される。Ｔ２１のゲー
トは一方では固有の（もし必要なら意図的に値
を大きくした）ドレイン―ゲート容量を経て同
じ入力INに結合され、他方では一定の動作電
圧VHで制御されるトランジスタＴ２０及びフ
イードバツク線４を経て最終段３の出力に結合
され、そしてＴ２１のゲート制御電圧は、低入
力レベルV_IN＝OVの時又は高出力レベルV_p＝
VHの時、初期値VH―VTにプリセツトされ
る。入力パルスV_INの立ち上りの時Ｔ２１のゲ
ート電圧は容量性結合によつて動的に増大させ
られ、その結果、この時不飽和モードで動作し
ている負荷トランジスタＴ２１は、入力パルス
V_INに迅速に追随し且つこれと同じ振幅を持つ
出力パルスV_IN′をそのソースに発生し、最終
段３の駆動器トランジスタＴ３２及びＴ３４の
ゲートを充電する。最後に、高い入力レベル
V_IN＝VHの時即ちＴ３２及びＴ３４のゲート
の充電の後又は低い出力レベルV_p＝OVの時
は、Ｔ２１のゲート電圧が減少し、遅くともＴ
３２及びＴ３４のゲートが駆動器トランジスタ
Ｔ２２を経て放電を始める前に負荷トランジス
タＴ２１が非導通状態になる。

(2) 駆動器トランジスタＴ２２のソースは大地電
位か又は好ましい実施例においては回路全体の
入力INに接続される。一方駆動器トランジス
タＴ２２のゲートは転送段１の出力、従つてブ
ートストラツプ・キヤパシタＣ３へ接続され
る。

従つてＴ２２のゲートは最終段で発生され動
的にブーストされた制御電圧を実際の反転器入
力パルスV_NI′として受け取る。その結果最初
比較的高いインピーダンスを持つていた駆動器
トランジスタＴ２２は、遅延時間の後、最終段
３の駆動器トランジスタＴ３２及びＴ３４を急
速にスイツチ―オフする。

第１図の従来の回路と比較して、本発明の回路
は以下の有利な特性を有する。

(1) 出力パルスV_pの立ち下りが迅速に起こり且
つ立ち下り時間が短いという利点。

これは、放電トランジスタとして非常に低イン
ピーダンスの出力駆動器トランジスタＴ３４を使
用し、そしてより急速に立ち上り且つより大きな
振幅な持つゲート電圧V_IN′でＴ３４を制御する
事によつて達成される。言い換えれば、遅延段２
の負荷トランジスタＴ２１はその特性の不飽和領
域でソース・フオロワとして動作しており、その
結果入力パルスV_INの立ち上りの縁は目立つた遅
延もなしに高レベルVHへ移り、実際上直接Ｔ３
４に作用する。従つてＴ３４ではゲート電圧が直
ちに、即ちV_INの上昇時に即座に利用できる。そ
のため、負荷容量CLは入力電圧V_INがしきい値電
圧VTに達するとすぐに放電し始める。従つて出
力パルスV_pと入力パルスV_INが重なる時間が短く
なり、そのためこれらの位相はずれのパルス（例
えば負荷トランジスタにおけるV_p及び駆動器ト
ランジスタにおけるV_IN）によつて制御される反
転器型の動的回路の場合、供給電圧VHと大地と
の間には、小さな電流が短時間流れるだけであ
る。従つて、これまで余分に必要とされていた大
きな放電トランジスタ（第１図のＴ３４′）はも
はや不必要である。

(2) （遅延時間が長い時でも）出力パルスV_pの
立ち上り時間が短いという利点。

この利点は、転送段の出力電圧V_IN′で駆動器
トランジスタＴ２２を制御することによつて得ら
れる。さらにもし入力パルスV_INがＴ２２のソー
スに加えられたならば、Ｔ２２はV_INがＴ２２の
しきい値電圧だけゲート電位よりも減少した時の
み導通する。出力パルスV_pの立ち上りの改善は
転送トランジスタＴ１１の導電度を増大させる事
によつても得られる。Ｔ１０のドレインはV_INパ
ルス相の始めにVHの電位を示し、Ｔ１１のゲー
トはＴ２１，Ｔ１０を介してVH―VTに十分に
予充電されるため、Ｔ１１の導電度が高められ
る。最後に、転送トランジスタＴ１１の導電度に
寄与するもう１つの因子は、Ｔ１０及びＴ２２を
経たＴ１１のゲートの遅延した放電であり、その
ため電圧ブースト作用が一層高められる。一方Ｔ
２２を経由するＴ３２のゲートの放電は遅く始ま
り、そのためＴ３２に接続されたＣ３電極はより
長期間大地電位に接続され、又他方転送段１は入
力パルスV_NIのより良い転送を与えるので、V_NI
の立ち上り期間により大きなバイアス（VH）が
より迅速にＣ３に与えられる。従つてブートスト
ラツプ過程の終了時に負荷トランジスタＴ３３に
おいてより高いゲート電圧V_NI′が得られ、さら
に負荷容量CLがより急速に充電される効果も伴
う。

フイードバツク・キヤパシタＣ３のより高いレ
ベルへの充電の外に、最終段のＴ３４のゲートが
より強く放電されるという作用も得られる。これ
は一方では、遅延段２の負荷トランジスタＴ２１
が不飽和モードのソース―フオロワとして動作す
ることによる。そのためＴ３４のゲートはV_INの
入力パルスの振幅にほぼ等しい電圧に充電され
る。もう１つの決定因子は、フイードバツク・キ
ヤパシタＣ３のブートストラツプ効果によつてブ
ーストされた電圧V_NI′を用いて遅延段２の駆動
器トランジスタＴ２２を制御することである。従
つて最初高い抵抗を持つていたＴ２２はブートス
トラツプ過程の間に高導通状態になり急速にＴ３
４をスイツチ・オフする。従つて高い値VHから
減少するゲート電圧V_IN′は、Ｔ３４のスイツチ
ングしきい値を非常に急速に通過する。即ち、低
レベル出力のクランプ作用が急激に解かれ、負荷
容量CLは急速に充電される。

(3) 遅延段電力消費が小さいという利点。

これは、Ｔ２１のドレイン及びＴ２２のソース
が常に同じ電位にあるので、Ｔ２１，Ｔ２２の直
列回路を通つて電流が流れる事がないという事に
よつて達成される。従つて遅延段は入力パルス源
V_INに対して容量性の負荷を与えるだけで抵抗性
負荷を与えない。

第４図は改良された駆動回路の他の実施例を示
す。使用される部品に関して一定の設計パラメー
タが与えられている。これらは特にそれぞれのト
ランジスタの形状を特徴付けるFETの幅／長さ
のデータＷ／Ｌ及びキヤパシタンスの値を含む。
第２図の回路の延長として、第４図はV_NIパルス
を発生させるための余分のスイツチング段６を含
んでいる。さらに第４図では遅延段２が若干修正
されている。

V_NIパルスを発生させるために設けられたスイ
ツチング段６は、それ自体基本的に公知の高速反
転回路であり、その一般的構成及び動作は出力段
３と同様であるから、殊更に説明を与える必要は
ないであろう。従つて外部からは、１つの入力パ
ルス、この場合はV_INを供給するだけで全体の回
路を動作させることができる。

遅延段２に追加されたFET Ｔ２０′はV_pパル
スのスイツチング時間を更に短くするのに特に有
利である。Ｔ２０′はＴ２０と協動し、Ｔ２１の
ゲートの充電及び放電を制御する。Ｔ２０′はV_p
相の期間に低インピーダンスを与えてＴ２１のゲ
ートを迅速に且つ十分に充電し、Ｔ２１のゲート
を放電させる時高いインピーダンスを与える。

最後に本発明は実施例に限定されない事に注意
すべきである。例えば電圧の極性を適合させれば
相補型のFETも使用できる。さらに充電及び放
電という用語が用いられたが、例えば放電は負の
電圧値への充電に対応する。実施例の説明中で述
べられた容量は部品に固有のものでも、分布容量
でも、個別のキヤパシタ素子でも又それらの混合
型でもよい。同様に時間、電圧及び部品データは
例としてのみ与えられている。

【図面の簡単な説明】

第１図は先行技術のFET駆動回路の基本的構
成を示す図、第２図は本発明による改良された駆
動回路の第１の実施例の図、第３図は第２図の回
路の動作を説明するためのいくつかの波形を示す
図、第４図は本発明の他の実施例の図である。 １……転送段、２……遅延段、３……出力段。

Claims (1)

1. 【特許請求の範囲】 １ 負荷FET（Ｔ３３）および駆動器FET（Ｔ３
   ４）からなる第１の直列接続回路であつてその直
   列接続点に接続される容量性負荷（CL）の充電
   を上記負荷FET（Ｔ３３）を介して行ない、上記
   容量性負荷（CL）の放電を上記駆動器FET（Ｔ
   ３４）を介して行うようにしたものと、上記第１
   の直列回路の負荷FET（Ｔ３３）および駆動器
   FET（Ｔ３４）とそれぞれゲートを共通接続する
   別の負荷FET（Ｔ３１）および駆動器FET（Ｔ３
   ２）からなる第２の直列接続回路であつてその直
   列接続点を上記負荷FET（Ｔ３１，Ｔ３３）のゲ
   ート共通接続点に容量を介して接続したものとか
   ら構成された出力段３と、 第１の入力信号を受け取つて第１の制御信号を
   上記出力段３の駆動器FET（Ｔ３２，Ｔ３４）の
   ゲート共通接続点に供給する第１の前段部２と、 上記第１の入力信号と逆相の第２の入力信号を
   受け取つて第２の制御信号を上記出力段３の負荷
   FET（Ｔ３１，Ｔ３３）のゲート共通接続点に供
   給する第２の前段部１とを有し、 上記第１の前段部２は第１のFET（Ｔ２１）お
   よび第２のFET（Ｔ２２）の直列回路を具備し、
   この直列回路の両端に上記第１の前段部２自体の
   入力端が接続され、上記第１のFET（Ｔ２１）の
   ゲートに上記出力段３の第１の直列接続回路の直
   列接続点が接続され、上記第２のFET（Ｔ２２）
   のゲートに上記第２の前段部１の出力端が接続さ
   れ、かつ上記第１のFET（Ｔ２１）および第２の
   FET（Ｔ２２）の直列接続点から上記第１の制御
   信号を取り出すようになつており、 上記第２の前段部１は上記第１の前段部２の第
   １の制御信号に応じて第２の入力信号をゲートす
   るFET（Ｔ１１）を具備することを特徴とする容
   量性負荷駆動回路。