JPH01149285A - 磁性薄膜記憶素子 - Google Patents
磁性薄膜記憶素子Info
- Publication number
- JPH01149285A JPH01149285A JP30598787A JP30598787A JPH01149285A JP H01149285 A JPH01149285 A JP H01149285A JP 30598787 A JP30598787 A JP 30598787A JP 30598787 A JP30598787 A JP 30598787A JP H01149285 A JPH01149285 A JP H01149285A
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- JP
- Japan
- Prior art keywords
- thin film
- memory
- magnetic thin
- film core
- magnetic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Mram Or Spin Memory Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、記憶素子に係り、特に高密度記憶再生に好適
な素子構造を有する磁性薄膜記憶素子に関する。
な素子構造を有する磁性薄膜記憶素子に関する。
基板上に薄膜形成技術で多数の閉磁路構造を形成して成
る磁性薄膜記憶素子が提案されている。
る磁性薄膜記憶素子が提案されている。
従来のこの種の磁性薄膜記憶素子（以下、薄膜コアメモ
リと称する）としては、特公昭４７−３１８５４号公報
に記載のように桁線に連続的に磁性薄膜を形成したもの
や、特公昭４ Ｂ −２８８１１号公報に記載のように
メモリ素子を１ビツトごとに分離した構造のものが知ら
れている。
リと称する）としては、特公昭４７−３１８５４号公報
に記載のように桁線に連続的に磁性薄膜を形成したもの
や、特公昭４ Ｂ −２８８１１号公報に記載のように
メモリ素子を１ビツトごとに分離した構造のものが知ら
れている。
上記従来技術においては、クリープ現象などによる記憶
内容の誤反転等によるメモリの信頬性低下を防ぐ為、１
ビツトに相当する記憶セルが数１００μｄ〜数鶴２の大
きさになってしまい、記憶素子の高密度化に対応できな
いという問題があった。
内容の誤反転等によるメモリの信頬性低下を防ぐ為、１
ビツトに相当する記憶セルが数１００μｄ〜数鶴２の大
きさになってしまい、記憶素子の高密度化に対応できな
いという問題があった。
また、誤反転等に対する信頼性も完璧なものではなかっ
た。
た。
本発明は、上記従来技術におけるメモリ内の記憶内容の
誤反転をなくし、メモリセルを近接させて高密度化を可
能とした磁性薄膜記憶素子を提供することを目的とする
。
誤反転をなくし、メモリセルを近接させて高密度化を可
能とした磁性薄膜記憶素子を提供することを目的とする
。
上記目的は、薄膜コアメモリの１セル（＝１ビット相当
）である薄膜コアを、磁壁を持たない、いわゆるシング
ルドメイン構造とすることにより、達成される。
）である薄膜コアを、磁壁を持たない、いわゆるシング
ルドメイン構造とすることにより、達成される。
シングルドメイン薄膜コアは、コア内に磁区構造を持た
ない。この為、クリープ現象等による記憶内容の誤反転
は皆無である。
ない。この為、クリープ現象等による記憶内容の誤反転
は皆無である。
これによって、薄膜コアメモリの信頼性を大幅に向上で
きる。また、メモリセルを近接させることが可能となる
ので、記憶密度を格段に向上させることが可能となる。
きる。また、メモリセルを近接させることが可能となる
ので、記憶密度を格段に向上させることが可能となる。
以下、本発明の実施例を図を用いて説明する。
第１図は本発明による薄膜コアメモリの一実施例を説明
いする１セル（１ビツト）の構成図であって、１は非磁
性のガラス基板、２．４はＣｕｇ着膜をパターニングし
て形成した一対の導電線で、本実施例では、３は語線（
駆動線）、４は桁線（出力線）として用いる。３はパー
マロイ蒸着膜をパターニングして形成した薄膜コアで、
導電線２（語線）と平行に磁化容易軸を持たせている。
いする１セル（１ビツト）の構成図であって、１は非磁
性のガラス基板、２．４はＣｕｇ着膜をパターニングし
て形成した一対の導電線で、本実施例では、３は語線（
駆動線）、４は桁線（出力線）として用いる。３はパー
マロイ蒸着膜をパターニングして形成した薄膜コアで、
導電線２（語線）と平行に磁化容易軸を持たせている。
また薄膜コアは、その内部に磁区を持たない、いわゆる
シングルドメイン構造に形成されており、形状として、
磁区を形成しにくい円形状としている。
シングルドメイン構造に形成されており、形状として、
磁区を形成しにくい円形状としている。
次に、本実施例のコアメモリの動作について説明する。
まず、薄膜コア３は、磁化容易軸に平行にｎ １ ｔｔ
＋ｔ Ｏｔｔのどちらかを向いた磁化状態で安定し、情
報の記憶状態に対応している（図では上向き、°′０′
″状態）。
＋ｔ Ｏｔｔのどちらかを向いた磁化状態で安定し、情
報の記憶状態に対応している（図では上向き、°′０′
″状態）。
いま、語線２に誘電流■。を流すと、語線上のメモリ素
子３には、■８により発生した磁場Ｈｗが作用し、メモ
リ素子３の磁化は、困難磁化方向に向かって回転する。
子３には、■８により発生した磁場Ｈｗが作用し、メモ
リ素子３の磁化は、困難磁化方向に向かって回転する。
このとき、磁化がｔｔ １ ｔｔの状態から回転したか
、ｎ Ｏｎの状態から回転したかによって、桁＆’ｊ１
４には異なる極性のパルス電圧Ｐ４が誘起する。これが
、読み出し電圧となる。
、ｎ Ｏｎの状態から回転したかによって、桁＆’ｊ１
４には異なる極性のパルス電圧Ｐ４が誘起する。これが
、読み出し電圧となる。
書き込みの場合には、磁化を困難軸に向けた状態におい
て、情報信号に対応する極性のパルス電流Ｉｄを桁線４
に流す。すると、パルスに対応した極性の磁場Ｈ４の作
用により、磁化の回転方向が決定され、ｕ １ ｔｔ又
はＯ゛′の容易軸方向の磁化状態に安定して、書き込み
完了となる（図ではｆｌ Ｉ Ｉｔになる）。
て、情報信号に対応する極性のパルス電流Ｉｄを桁線４
に流す。すると、パルスに対応した極性の磁場Ｈ４の作
用により、磁化の回転方向が決定され、ｕ １ ｔｔ又
はＯ゛′の容易軸方向の磁化状態に安定して、書き込み
完了となる（図ではｆｌ Ｉ Ｉｔになる）。
第２図は第１図に示したメモリセルを集積した構成例を
示す模式図であって、第１図と同一部分には同一符号を
付し、５は信号処理回路である。
示す模式図であって、第１図と同一部分には同一符号を
付し、５は信号処理回路である。
同図に示すように、実際の薄膜コアメモリでは、多数の
メモリセルを集積して構成され、大容量を実現する。こ
のとき、大容量セルに対応して引き出されている導電線
列（語線、桁線）の信号処理は、ＬＳＩ等の信号処理回
路５によって行なわれる。このとき、第１１図に示した
ごとく、薄膜コアをシングルドメイン構造にすることに
よって、これまでメモリセルの近接配置や、高速動作に
よるメモリー状態の誤動作として、一般の薄膜コアメモ
リで問題となっていたクリープ現象は全く発現せず、メ
モリの信頼性を大幅に向上させることができる。
メモリセルを集積して構成され、大容量を実現する。こ
のとき、大容量セルに対応して引き出されている導電線
列（語線、桁線）の信号処理は、ＬＳＩ等の信号処理回
路５によって行なわれる。このとき、第１１図に示した
ごとく、薄膜コアをシングルドメイン構造にすることに
よって、これまでメモリセルの近接配置や、高速動作に
よるメモリー状態の誤動作として、一般の薄膜コアメモ
リで問題となっていたクリープ現象は全く発現せず、メ
モリの信頼性を大幅に向上させることができる。
また、シングルドメイン構造コアとして、薄膜コアの大
きさを数μｄに小さくできるため、従来のコアメモリー
に対し、約５００倍の高密度化を達成することが可能で
ある。
きさを数μｄに小さくできるため、従来のコアメモリー
に対し、約５００倍の高密度化を達成することが可能で
ある。
以上説明した実施例では、導電性、薄膜コア共に蒸着膜
のパターニングにより形成したが、膜形成は、スパッタ
リング、ＣＶＤ等でも良く、また、パターニングも、イ
オンミリング等のドライエツチング、又はウェットエツ
チングでも良い。
のパターニングにより形成したが、膜形成は、スパッタ
リング、ＣＶＤ等でも良く、また、パターニングも、イ
オンミリング等のドライエツチング、又はウェットエツ
チングでも良い。
さらに、導電線、薄膜コアパターンを得る手段として、
パターンを印刷しても良い。この場合、量産性が格段に
向上する利点がある。
パターンを印刷しても良い。この場合、量産性が格段に
向上する利点がある。
上記第１図の実施例では、メモリセルが、導電線（語線
）２−薄膜コア３−導電線（桁線）４の順で構成されて
いるが、語線２と桁線４の位置は逆にしてもよい。
）２−薄膜コア３−導電線（桁線）４の順で構成されて
いるが、語線２と桁線４の位置は逆にしてもよい。
第３図は本発明の他の実施例を説明するメモリセルの構
成図であって、第１図と同一符号は同一部分に対応する
。
成図であって、第１図と同一符号は同一部分に対応する
。
同図においては、（ａ）に示すように、メモリセルの構
造を、薄膜コア３−導電線（語線）２−導電線（桁線）
４の順で基板１上に形成している。
造を、薄膜コア３−導電線（語線）２−導電線（桁線）
４の順で基板１上に形成している。
また、同図（ｂ）では、導電線（語線）２→導電線（桁
線）４−薄膜コア３の順で基板１上に形成している。
線）４−薄膜コア３の順で基板１上に形成している。
第４図は本発明のさらに他の実施例を説明するメモリセ
ルの構成図であって、長軸長と短軸長の異なる円形状と
したものであり、第１図、第３図と同一符号は同一部分
に対応する。
ルの構成図であって、長軸長と短軸長の異なる円形状と
したものであり、第１図、第３図と同一符号は同一部分
に対応する。
同図（ａ）において、薄膜コア３の形状は、前記実施例
では円板形状であるのに対し、だ円形状としたものであ
り、同図（ｂ）においては長円形状としたものである。
では円板形状であるのに対し、だ円形状としたものであ
り、同図（ｂ）においては長円形状としたものである。
この様にすることによって、薄膜コア３の長手方向（長
軸長方向）に容易軸となる形状異方性が発生する為、外
部磁場の影響を受けに（くなる利点がある。
軸長方向）に容易軸となる形状異方性が発生する為、外
部磁場の影響を受けに（くなる利点がある。
上記各実施例において、薄膜コアの材料として、パーマ
ロイを用いているが、ＣＯ系合金等のメタル材など他の
磁性材でも良い。
ロイを用いているが、ＣＯ系合金等のメタル材など他の
磁性材でも良い。
なお、語線に平行な磁化容易軸は、成膜時における磁場
印加又は、成膜後の磁場中熱処理等の方法によって付与
すれば良い。
印加又は、成膜後の磁場中熱処理等の方法によって付与
すれば良い。
以上説明したように、本発明によれば、薄膜コアメモリ
の記憶内容の誤反転は皆無となるので、信顛性が大幅に
向上する。又、メモリセルを近接させる構成が可能とな
り、記憶密度を従来比５００倍以上の高密度化ができ、
前記従来技術の欠点を除いて優れた機能の磁性薄膜記憶
素子を提供することができる。
の記憶内容の誤反転は皆無となるので、信顛性が大幅に
向上する。又、メモリセルを近接させる構成が可能とな
り、記憶密度を従来比５００倍以上の高密度化ができ、
前記従来技術の欠点を除いて優れた機能の磁性薄膜記憶
素子を提供することができる。
第１図は本発明の一実施例を示すメモリセルの構成図、
第２図は第１図に示したメモリセルを集積した構成例を
示す模式図、第３図（ａ）（ｂ）は本発明の他の実施例
を示すメモリセルの構成図、第４図（ａ）（ｂ）は本発
明のさらに他の実施例を示すメモリセルの構成図である
。 １・・・・・・基板、２・・・・・・導電線（語ｔａ）
、３・・・・・・薄膜コア、４・・・・・・導電線（桁
線）、５・・・・・・信号処理回路。 第１図 第２図 第３ （ａ） （ｂ）
第２図は第１図に示したメモリセルを集積した構成例を
示す模式図、第３図（ａ）（ｂ）は本発明の他の実施例
を示すメモリセルの構成図、第４図（ａ）（ｂ）は本発
明のさらに他の実施例を示すメモリセルの構成図である
。 １・・・・・・基板、２・・・・・・導電線（語ｔａ）
、３・・・・・・薄膜コア、４・・・・・・導電線（桁
線）、５・・・・・・信号処理回路。 第１図 第２図 第３ （ａ） （ｂ）
Claims (1)
- 【特許請求の範囲】 １、基板上に、直交する状態で２層に形成された１対の
導電線列とその交差点に磁性薄膜素子を配置して成る磁
性薄膜記憶素子において、当該磁性薄膜素子の磁化状態
が、磁壁構造を持たないシングルドメイン構造であるこ
とを特徴とする磁性薄膜記憶素子。 ２、特許請求の範囲第１項に記載の磁性薄膜記憶素子に
おいて、当該磁性薄膜素子が、長軸長と短軸長の異なる
円形状であることを特徴とする磁性薄膜記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30598787A JPH01149285A (ja) | 1987-12-04 | 1987-12-04 | 磁性薄膜記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30598787A JPH01149285A (ja) | 1987-12-04 | 1987-12-04 | 磁性薄膜記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01149285A true JPH01149285A (ja) | 1989-06-12 |
Family
ID=17951706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30598787A Pending JPH01149285A (ja) | 1987-12-04 | 1987-12-04 | 磁性薄膜記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01149285A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001510613A (ja) * | 1997-02-05 | 2001-07-31 | モトローラ・インコーポレイテッド | 整合された磁気ベクトルを有するｍｒａｍ |
| JP2005535111A (ja) * | 2002-07-17 | 2005-11-17 | フリースケール セミコンダクター インコーポレイテッド | 改良された記憶密度を備えた多値ｍｒａｍ |
-
1987
- 1987-12-04 JP JP30598787A patent/JPH01149285A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001510613A (ja) * | 1997-02-05 | 2001-07-31 | モトローラ・インコーポレイテッド | 整合された磁気ベクトルを有するｍｒａｍ |
| JP2005535111A (ja) * | 2002-07-17 | 2005-11-17 | フリースケール セミコンダクター インコーポレイテッド | 改良された記憶密度を備えた多値ｍｒａｍ |
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