JPH01149292A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01149292A JPH01149292A JP62308057A JP30805787A JPH01149292A JP H01149292 A JPH01149292 A JP H01149292A JP 62308057 A JP62308057 A JP 62308057A JP 30805787 A JP30805787 A JP 30805787A JP H01149292 A JPH01149292 A JP H01149292A
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- power supply
- supply voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、第１の制御信号に従い第１の電源電圧及び
第２の電源電圧が第１及び第２の電圧供給経路より供給
されるセンスアンプにて、ビット線対の電位差を検知し
増幅することでメモリセルの情報を読出す方式の半導体
記憶装置に関するものである。
第２の電源電圧が第１及び第２の電圧供給経路より供給
されるセンスアンプにて、ビット線対の電位差を検知し
増幅することでメモリセルの情報を読出す方式の半導体
記憶装置に関するものである。
（従来の技術）
近年、ダイナミック型ＭＯ８ＲＡＭ （以下「ＤＲＡＭ
Ｊという。）等の高集積メモリでは、その高集積化に伴
い、低消費電力化が望まれている。
Ｊという。）等の高集積メモリでは、その高集積化に伴
い、低消費電力化が望まれている。
ＤＲＡＭでは、総消費電流においてビット線対の充放電
電流の占める割合が大きい。そこでビット線対の充放電
電流の低減化が計られた。
電流の占める割合が大きい。そこでビット線対の充放電
電流の低減化が計られた。
第３図はｒ ｌ５ＳＣＣＤＩＧＥＳＴ ＯＦ ＴＥＣＩ
ＩＮＩＣＡＬ ＰＡＰＥＲ３Ｆｅｂ、１９８７ ｐｐ、
１２−１３Ｊに記載された°’ Ａ ９０ｎＳ ４Ｈｂ
ＧＲＡＭ ｉｎ ａ ３００ ｏ＋ｉｌ Ｄｉｐ”に開
示された、ＤＲＡＭの概念を示した図であるメモリセル
及びセンスアンプ周辺を示した回路図である。
ＩＮＩＣＡＬ ＰＡＰＥＲ３Ｆｅｂ、１９８７ ｐｐ、
１２−１３Ｊに記載された°’ Ａ ９０ｎＳ ４Ｈｂ
ＧＲＡＭ ｉｎ ａ ３００ ｏ＋ｉｌ Ｄｉｐ”に開
示された、ＤＲＡＭの概念を示した図であるメモリセル
及びセンスアンプ周辺を示した回路図である。
同図において、１はメモリセルであり、選択トランジス
タＱＯ、メモリキャパシタＣＯから構成され、選択トラ
ンジスタＱＯを介してビット線ＢＬ及びワードＩ！ＪＷ
Ｌに接続されている。
タＱＯ、メモリキャパシタＣＯから構成され、選択トラ
ンジスタＱＯを介してビット線ＢＬ及びワードＩ！ＪＷ
Ｌに接続されている。
２はセンスアンプであり、ビット線ＢＬ’、ＢＬ′間に
設けられ、ソースが接続線ＬＬに共通に接続されたｎチ
ャネルＭＩＳトランジスタＱ１゜Ｑ２より７リツプ７０
ツブを構成し、ソースが接続線ＨＬに共通に接続された
ｐチャネルＭ−Ｉ ＳトランジスタＱ３．Ｑ４より７リ
ツプフロツプを構成することで、ビット線ＢＬ’ 、Ｂ
Ｌ’の電位差を検出し、一方を接続線ＬＬの電位、他方
を接続線ＨＬの電位に増幅する。
設けられ、ソースが接続線ＬＬに共通に接続されたｎチ
ャネルＭＩＳトランジスタＱ１゜Ｑ２より７リツプ７０
ツブを構成し、ソースが接続線ＨＬに共通に接続された
ｐチャネルＭ−Ｉ ＳトランジスタＱ３．Ｑ４より７リ
ツプフロツプを構成することで、ビット線ＢＬ’ 、Ｂ
Ｌ’の電位差を検出し、一方を接続線ＬＬの電位、他方
を接続線ＨＬの電位に増幅する。
接続線ＬＬはゲートに制御信号ＳＯが印加されるｎチャ
ネルＭＩＳトランジスタＱ５を介して接地レベル（“Ｌ
”レベル）に、接続線ＨＬはゲートに反転制御信号ＳＯ
が印加されるｐチャネルＭ■ＳトランジスタＱ６を介し
て電源電圧Ｖ。。（１１ＨＩＩレベル）に接続されるこ
とで電圧供給経路の働きをする。
ネルＭＩＳトランジスタＱ５を介して接地レベル（“Ｌ
”レベル）に、接続線ＨＬはゲートに反転制御信号ＳＯ
が印加されるｐチャネルＭ■ＳトランジスタＱ６を介し
て電源電圧Ｖ。。（１１ＨＩＩレベル）に接続されるこ
とで電圧供給経路の働きをする。
Ｑ７はビット線対８ｍ、ＢＬの電位をイコライズするた
めのｎチャネルＭ！Ｓトランジスタで、Ｑ８．Ｑ９は各
々ビット線対８１．８１を電位■ＢＬにプリチャージす
るためのｎチャネルＭＩＳトランジスタであり、これら
のトランジスタ０７〜Ｑ９のゲートにはイコライズ信号
ＥＱが印加される。
めのｎチャネルＭ！Ｓトランジスタで、Ｑ８．Ｑ９は各
々ビット線対８１．８１を電位■ＢＬにプリチャージす
るためのｎチャネルＭＩＳトランジスタであり、これら
のトランジスタ０７〜Ｑ９のゲートにはイコライズ信号
ＥＱが印加される。
ビット線ＢＬとＢＬ’、ＢＬと８１’ は各々ゲートに
電源電圧Ｖ。０が甲加される閾値電圧■ｔｈのｎチャネ
ルＭＩＳトランジスタＱ８．Ｑｉを介して接続される。
電源電圧Ｖ。０が甲加される閾値電圧■ｔｈのｎチャネ
ルＭＩＳトランジスタＱ８．Ｑｉを介して接続される。
また、ビット線ＢＬ’ とＩ１０間、ＢＬ’ と１１０
間は、各々ゲートに信号Ｙが印加されるｎチャネルＭＩ
ＳトランジスタＱ１０．Ｑｌｌを介して接続される。
間は、各々ゲートに信号Ｙが印加されるｎチャネルＭＩ
ＳトランジスタＱ１０．Ｑｌｌを介して接続される。
第４図は、第３図で示したＤＲＡＭの読出し動作を示し
たタイミング図である。以下同図を参照しつつ読出し動
作の説明を行う。
たタイミング図である。以下同図を参照しつつ読出し動
作の説明を行う。
時刻■１にイコライズ信号ＥＱが立下るとトランジスタ
０７〜Ｑ９が非導通となるので、既に（Ｖ、ｏ−Ｖｔｈ
） ／２にプリチャージされたビット線対ＢＬ、ＢＬは
フローティング状態となる。
０７〜Ｑ９が非導通となるので、既に（Ｖ、ｏ−Ｖｔｈ
） ／２にプリチャージされたビット線対ＢＬ、ＢＬは
フローティング状態となる。
そして、時刻Ｔ２からワード線ＷＬが立上り“Ｈ”レベ
ルになると、メモリセル１内の選択トランジスタＱＯが
導通し、メモリキャパシタＣＯに蓄積された電荷がビッ
ト線ＢＬに伝わり、メモリキャパシタＣＯが１１８ Ｉ
Ｔレベルを記憶している場合は第４図の実線に示すよう
にビット線ＢＬの電位がわずかに上昇する。この上昇は
、トランジスタＱ、を介してビット線８Ｌ’の電位にも
伝わる。
ルになると、メモリセル１内の選択トランジスタＱＯが
導通し、メモリキャパシタＣＯに蓄積された電荷がビッ
ト線ＢＬに伝わり、メモリキャパシタＣＯが１１８ Ｉ
Ｔレベルを記憶している場合は第４図の実線に示すよう
にビット線ＢＬの電位がわずかに上昇する。この上昇は
、トランジスタＱ、を介してビット線８Ｌ’の電位にも
伝わる。
そして、時刻Ｔ３に制御信号Ｓｏ （Ｓｏ）を４１ Ｈ
Ｉｔレベル（“Ｌ″レベルに立上げ（立下げ）ることで
、トランジスタＱ５．Ｑ６を導通させ、接続線ＬＬ、Ｈ
Ｌの電位を各々接地レベル、電源電圧Ｖ。。レベルにす
ることでセンスアンプ２を活性化する。センスアンプ２
が活性化するとビット線ＢＬ’ 、ＢＬ’間のわずかな
電位差により、トランジスタＱｌ、Ｑ４を導通、トラン
ジスタＱ２゜Ｑ３を非導通にすることで１、ビット線Ｂ
Ｌ’、ＢＬ′の電位をそれぞれＶ。Ｃレベル、接地レベ
ルに増幅する。
Ｉｔレベル（“Ｌ″レベルに立上げ（立下げ）ることで
、トランジスタＱ５．Ｑ６を導通させ、接続線ＬＬ、Ｈ
Ｌの電位を各々接地レベル、電源電圧Ｖ。。レベルにす
ることでセンスアンプ２を活性化する。センスアンプ２
が活性化するとビット線ＢＬ’ 、ＢＬ’間のわずかな
電位差により、トランジスタＱｌ、Ｑ４を導通、トラン
ジスタＱ２゜Ｑ３を非導通にすることで１、ビット線Ｂ
Ｌ’、ＢＬ′の電位をそれぞれＶ。Ｃレベル、接地レベ
ルに増幅する。
同時に増幅されたビット線ＢＬ’ 、ＢＬ’の電位はト
ランジスタＱＢ、Ｑｉを介してビット４Ｉ８Ｌ、ＢＬに
伝わる。この時、ビット線ＢＬの電位は閾値電圧Ｖｔｈ
のトランジスタＱＢを介１てビット線ＢＬ’の電位Ｖ。
ランジスタＱＢ、Ｑｉを介してビット４Ｉ８Ｌ、ＢＬに
伝わる。この時、ビット線ＢＬの電位は閾値電圧Ｖｔｈ
のトランジスタＱＢを介１てビット線ＢＬ’の電位Ｖ。
０が伝わるため、実際には第４図に示すように（Ｖ 、
、−Ｖ ｔｈ）になる。
、−Ｖ ｔｈ）になる。
そして、時刻■４に信号ＹがＨ１１レベルに立上ること
で、トランジスタＱ１０．Ｑｌｌが導通し、ビット線８
１．’ 、ＢＬ’の電位がＩ１０線Ｉ１０、Ｉｌｏに伝
達され、その後増幅仝れて外部出力端子より゛Ｈ″レベ
ルが出力される。
で、トランジスタＱ１０．Ｑｌｌが導通し、ビット線８
１．’ 、ＢＬ’の電位がＩ１０線Ｉ１０、Ｉｌｏに伝
達され、その後増幅仝れて外部出力端子より゛Ｈ″レベ
ルが出力される。
そして、時刻Ｔ５にワード線Ｗｌｅ”Ｌ”レベルに立下
げることで、メモリセル１とビット線ＢＬを遮断する。
げることで、メモリセル１とビット線ＢＬを遮断する。
同時に信号Ｙも立下げることでビット線対ＢＬ’ 、Ｂ
Ｌ’ とｌ１０Ｉ線対■１０゜Ｉｌｏを遮断する。
Ｌ’ とｌ１０Ｉ線対■１０゜Ｉｌｏを遮断する。
そして、時刻Ｔ６に信号ＥＱを立上げることで、トラン
ジスタ０７〜Ｑ９を導通させ、ビット線対ＢＬ （ＢＬ
’ ）、ＢＬ （ＢＬ’ ）を各々内部電源ＶＢ、（＝
（Ｖｏ、−Ｖｔ、）／２）に接続することで、ビット
線対８ｍ、ＢＬ （ＢＬ’ 、ＢＬ’ ）のプリチャー
ジを行う。なお、第４図中の点線で示した部分はメモリ
キャパシタＣＯが“Ｌ ｔ＋レベルを記憶している場合
の各信号の波形を示している。
ジスタ０７〜Ｑ９を導通させ、ビット線対ＢＬ （ＢＬ
’ ）、ＢＬ （ＢＬ’ ）を各々内部電源ＶＢ、（＝
（Ｖｏ、−Ｖｔ、）／２）に接続することで、ビット
線対８ｍ、ＢＬ （ＢＬ’ 、ＢＬ’ ）のプリチャー
ジを行う。なお、第４図中の点線で示した部分はメモリ
キャパシタＣＯが“Ｌ ｔ＋レベルを記憶している場合
の各信号の波形を示している。
このようにして、ビット線ＢＬ、ＢＬ間の最大振幅（電
位差）を従来のｖＣＣから＜ ｖ ｏｏ−ｖ ｔｈ＞に
減少させることによりビット線対ＢＬ、ＢＬの充放電電
流を減少させることができる。
位差）を従来のｖＣＣから＜ ｖ ｏｏ−ｖ ｔｈ＞に
減少させることによりビット線対ＢＬ、ＢＬの充放電電
流を減少させることができる。
また、ワード線ＷＬの“Ｈ”レベルがＶ。０の場合は、
メモリセル１に書込まれる゛Ｈ″レベルは、選択トラン
ジスタＱＯの閾値電圧をＶ とするｈＨ と、（ｖＣＣ−ＶｔｈＨ）となり、閾値電圧ｖｔｈＨ分
読出し電荷を損失する。このことからビット線ＢＬ、Ｂ
Ｌのプリチャージ電位を従来のＶｃｃ／２から（Ｖｏｏ
−Ｖ、ｈ） ／２に低下させることで、メモリセル１の
“１１″レベル記憶に対する読出しマージンを増大させ
、動作マージンを向上させるという効果もある。なお、
この場合、“Ｌ”レベルの読出しマージンも考慮すると
■ｔｈ＝ＶｔｈＨとすることが最も望ましい。
メモリセル１に書込まれる゛Ｈ″レベルは、選択トラン
ジスタＱＯの閾値電圧をＶ とするｈＨ と、（ｖＣＣ−ＶｔｈＨ）となり、閾値電圧ｖｔｈＨ分
読出し電荷を損失する。このことからビット線ＢＬ、Ｂ
Ｌのプリチャージ電位を従来のＶｃｃ／２から（Ｖｏｏ
−Ｖ、ｈ） ／２に低下させることで、メモリセル１の
“１１″レベル記憶に対する読出しマージンを増大させ
、動作マージンを向上させるという効果もある。なお、
この場合、“Ｌ”レベルの読出しマージンも考慮すると
■ｔｈ＝ＶｔｈＨとすることが最も望ましい。
従来のビット線の充放電電流低減化を図ったＤＲＡＭは
以上のように構成されており、単にトランジスタＱ７を
導通させてイコライズするだけではビット線ＢＬ’ 、
ＢＬ’ の電位差は■。。であり、ビット線対ＢＬ、Ｂ
Ｌの電位を（■ｏｏ−ｖｔｈ）／２に設定することがで
きない。従って、内部電源ＶＢＬによ？、ビット線対Ｂ
Ｌ、ＢＬ （ＢＬ’ 、ＢＬ’ ）を（■ｏｏ−Ｖｔｈ
）／２に強制的にプリチャージする必要がある。
以上のように構成されており、単にトランジスタＱ７を
導通させてイコライズするだけではビット線ＢＬ’ 、
ＢＬ’ の電位差は■。。であり、ビット線対ＢＬ、Ｂ
Ｌの電位を（■ｏｏ−ｖｔｈ）／２に設定することがで
きない。従って、内部電源ＶＢＬによ？、ビット線対Ｂ
Ｌ、ＢＬ （ＢＬ’ 、ＢＬ’ ）を（■ｏｏ−Ｖｔｈ
）／２に強制的にプリチャージする必要がある。
この内部電源ＶＢＬは、通常電源電圧■。０と接地レベ
ル間の抵抗分割回路等により発生させるが、上述したよ
うにビット線対ＢＬ、ＢＬ （ＢＬ’ 。
ル間の抵抗分割回路等により発生させるが、上述したよ
うにビット線対ＢＬ、ＢＬ （ＢＬ’ 。
ＢＬ’）の電位を強制的に（ＶＣＣ−Ｖｔｈ） ／ ２
にするため駆動能力を大きくする必要があり、分割抵抗
の抵抗値を大きくすることができなかった。
にするため駆動能力を大きくする必要があり、分割抵抗
の抵抗値を大きくすることができなかった。
その結果、ＤＲＡＭの非アクセス時の電源電圧ｖ ｃｃ
’接地レベル間にＤＣ的に流れるスタンバイ電流が大き
くなり、消費電力が大きくなるという問題点があった。
’接地レベル間にＤＣ的に流れるスタンバイ電流が大き
くなり、消費電力が大きくなるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、スタンバイ電流量を増加させることなく、ビ
ット線の充放電電流の低減化を図った半導体記憶装置を
得ることを目的とする。
たもので、スタンバイ電流量を増加させることなく、ビ
ット線の充放電電流の低減化を図った半導体記憶装置を
得ることを目的とする。
この発明に係る半導体記憶装置は、第１の電源電圧及び
第２の電源電圧が第１の制御信号に従い第１及び第２の
電圧供給経路よりそれぞれ供給されるセンスアンプにて
、ビット線対の電位差を検知し増幅することでメモリセ
ルの情報を読出す方式であり、前記第１の電圧供給経路
に介装され前記第１の電源電圧を所定電圧にシフトダウ
ンさせる電圧効果手段と、前記第１の制御信号に関連し
た第２の制御信号に基づき前記第１の電圧供給経路を急
速に充電する急速充電手段とを備え、前記センスアンプ
は、増幅時にビット線対の一方を前記所定電圧に、使方
を前記第２の電源電圧に設定している。
第２の電源電圧が第１の制御信号に従い第１及び第２の
電圧供給経路よりそれぞれ供給されるセンスアンプにて
、ビット線対の電位差を検知し増幅することでメモリセ
ルの情報を読出す方式であり、前記第１の電圧供給経路
に介装され前記第１の電源電圧を所定電圧にシフトダウ
ンさせる電圧効果手段と、前記第１の制御信号に関連し
た第２の制御信号に基づき前記第１の電圧供給経路を急
速に充電する急速充電手段とを備え、前記センスアンプ
は、増幅時にビット線対の一方を前記所定電圧に、使方
を前記第２の電源電圧に設定している。
この発明におけるセンスアンプは、増幅時にビット線対
の一方を第１の電源電圧を電圧降下手段によりシフトダ
ウンさせた所定電位に、他方を第２の電源電圧レベルに
設定したため、増幅復のビット線対の双方を接続するこ
とで、ビット線対の電位を前記所定電位の１／２に設定
することができる。
の一方を第１の電源電圧を電圧降下手段によりシフトダ
ウンさせた所定電位に、他方を第２の電源電圧レベルに
設定したため、増幅復のビット線対の双方を接続するこ
とで、ビット線対の電位を前記所定電位の１／２に設定
することができる。
第１図はこの発明の一実施例であるＤＲＡＭのメモリセ
ル及びセンスアンプ周辺回路図である。
ル及びセンスアンプ周辺回路図である。
同図において、メモリセル１．センスアンプ２゜トラン
ジスタ０５〜Ｑ１１．ＷＬ、ＬＬ、Ｉｌｏ。
ジスタ０５〜Ｑ１１．ＷＬ、ＬＬ、Ｉｌｏ。
Ｉｌｏ、信号ＥＱ、Ｙ、Ｓ０．８０は第３図で示した従
来例と同じであるので説明は省略する。
来例と同じであるので説明は省略する。
従来例と異なりビット線対８１．８１間の最大振幅の減
少のためにビット線ＢＬ、ＢＬ’間、ＢＬ、ＢＬ’間に
設けられたトランジスタＱＢ。
少のためにビット線ＢＬ、ＢＬ’間、ＢＬ、ＢＬ’間に
設けられたトランジスタＱＢ。
Ｑｉが取り除かれた。
また、トランジスタＱ６．接続線ＨＬ上のノードＮ８１
間に、ゲートに電源電圧Ｖｃｏが印加されるｎチャネル
ＭＩＳトランジスタＱｃが設けられ、ゲートに反転制御
信号ＳＯに関連した制御信号ＳＯＦが印加されるｐチャ
ネルＭＩＳトランジスタＱ が電源■。。、ノードＮ８
１間にトランジスタＱｏと並列に設けられている。
間に、ゲートに電源電圧Ｖｃｏが印加されるｎチャネル
ＭＩＳトランジスタＱｃが設けられ、ゲートに反転制御
信号ＳＯに関連した制御信号ＳＯＦが印加されるｐチャ
ネルＭＩＳトランジスタＱ が電源■。。、ノードＮ８
１間にトランジスタＱｏと並列に設けられている。
トランジスタＱ。は従来例のトランジスタＱＢ（ＱＴ）
と同じ閾値電圧■ｔｈを有し、トランジスタＱ６導通時
はゲートに電源電圧Ｖ。ｏ１ドレインにもトランジスタ
Ｑ６を介して電源電圧■。０が与えられることから、ノ
ード”ＨＬの電位（つまり、接続線ＨＬの電位）を（Ｖ
ｏｏ−Ｖ 、、）にシフトダウンさせる働きをする。
と同じ閾値電圧■ｔｈを有し、トランジスタＱ６導通時
はゲートに電源電圧Ｖ。ｏ１ドレインにもトランジスタ
Ｑ６を介して電源電圧■。０が与えられることから、ノ
ード”ＨＬの電位（つまり、接続線ＨＬの電位）を（Ｖ
ｏｏ−Ｖ 、、）にシフトダウンさせる働きをする。
一方、トランジスタＱＡは導通すると、ノードＮ□、に
電源電圧■ｃｏを電圧降下させることなく、接続するこ
とで、ノードＮ□［の電位を電源電圧ＶＣＣに向けて急
速に充電する働きをする。
電源電圧■ｃｏを電圧降下させることなく、接続するこ
とで、ノードＮ□［の電位を電源電圧ＶＣＣに向けて急
速に充電する働きをする。
制御信号ＳＯＦは、反転制御信号ＳＯの立ち下り時刻Ｔ
３の少し前の時刻Ｔ７に立下り、ノードＮＨＬの電位が
（Ｖ ｃｃ−Ｖ ｔｈ）になる前に立上るように予め設
定された信号である。
３の少し前の時刻Ｔ７に立下り、ノードＮＨＬの電位が
（Ｖ ｃｃ−Ｖ ｔｈ）になる前に立上るように予め設
定された信号である。
第２図は、第１図で示したＤＲＡＭの読出し動作を示し
た信号である。以下、同図を参照しつつ読出し動作の説
明を行う。
た信号である。以下、同図を参照しつつ読出し動作の説
明を行う。
時刻Ｔ１にイコライズ信号ＥＱが立下ると、トランジス
タ０７〜Ｑ９が非導通となり、既に（■ｃｃ−ｖｔｈ）
／２にプリチャージされたビット線対８ｍ、ＢＬはフロ
ーティング状態となる。
タ０７〜Ｑ９が非導通となり、既に（■ｃｃ−ｖｔｈ）
／２にプリチャージされたビット線対８ｍ、ＢＬはフロ
ーティング状態となる。
そして、時刻Ｔ２にワード線がＨ”レベルに立上ると、
メモリセル１内の選択トランジスタＱＯが導通し、メモ
リキャパシタＣＯに蓄積された電荷がビット線ＢＬに伝
わり、メモリキャパシタＣＯが“Ｈ”レベルを記憶して
いる場合は、第２図の実線に示すようにビット線ＢＬの
電位はわずかに上昇する。
メモリセル１内の選択トランジスタＱＯが導通し、メモ
リキャパシタＣＯに蓄積された電荷がビット線ＢＬに伝
わり、メモリキャパシタＣＯが“Ｈ”レベルを記憶して
いる場合は、第２図の実線に示すようにビット線ＢＬの
電位はわずかに上昇する。
そして、時刻Ｔ３の少し前の時刻Ｔ７に制御信号ＳＯＦ
立下り、トランジスタＱＡが導通し、接続線ＨＬ（ノー
ドＮ１１１）の電位は電源電圧■。Ｃに向けて急速に充
電され始める。
立下り、トランジスタＱＡが導通し、接続線ＨＬ（ノー
ドＮ１１１）の電位は電源電圧■。Ｃに向けて急速に充
電され始める。
そして、時刻Ｔ３に制御信号Ｓｏ （Ｓｏ）が“Ｈ”レ
ベル（Ｌ ＩＴレベル）に立上る（立下る）ことで、ト
ランジスタＱ５．Ｑ６は導通し接続線ＬＬの電位を接地
レベルに向けて放電し、接続線ＨＬの電位を（Ｖ ｃｃ
−Ｖ ｔｈ）に向けて充電する。
ベル（Ｌ ＩＴレベル）に立上る（立下る）ことで、ト
ランジスタＱ５．Ｑ６は導通し接続線ＬＬの電位を接地
レベルに向けて放電し、接続線ＨＬの電位を（Ｖ ｃｃ
−Ｖ ｔｈ）に向けて充電する。
この時、接続線ＨＬは［Ｖｏｏ、ＱＡ］の充電手段によ
っても充電されているため、接続線ＨＬの電位はさらに
急速に充電される。
っても充電されているため、接続線ＨＬの電位はさらに
急速に充電される。
そして、接続線ＨＬの電位が（Ｖ ｏｏ−Ｖ ｔｈ）に
なる前の時刻Ｔ８に制御信号ＳＯＦが立上り、その後す
ぐに時刻Ｔ８′で接続線ＨＬの電位は（Ｖ −Ｖ
）に達する。従って、時刻Ｔ３で活性ｃｃ ｔｈ 化されたセンスアンプ２は、ビット線ＢＬ、ＢＬ間のわ
ずかな電位差を検知し、トランジスタＱ１゜Ｑ４を導通
、トランジスタＱ２．Ｑ３を非導通とすることで、接続
線ＨＬの電位が（ＶＣ６−ｖｔｈ）に達する時刻■８′
にはビット線対ＢＬ、ＢＬの電位をそれぞれ（Ｖ ｏｏ
−Ｖ ｔｈ）レベル、接地レベルに増幅する。
なる前の時刻Ｔ８に制御信号ＳＯＦが立上り、その後す
ぐに時刻Ｔ８′で接続線ＨＬの電位は（Ｖ −Ｖ
）に達する。従って、時刻Ｔ３で活性ｃｃ ｔｈ 化されたセンスアンプ２は、ビット線ＢＬ、ＢＬ間のわ
ずかな電位差を検知し、トランジスタＱ１゜Ｑ４を導通
、トランジスタＱ２．Ｑ３を非導通とすることで、接続
線ＨＬの電位が（ＶＣ６−ｖｔｈ）に達する時刻■８′
にはビット線対ＢＬ、ＢＬの電位をそれぞれ（Ｖ ｏｏ
−Ｖ ｔｈ）レベル、接地レベルに増幅する。
そして、時刻■４に信号Ｙが立上ることで、トランジス
タＱ１０．Ｑｌｌが導通し、ビット線ＢＬ、ＢＬの電位
がｌ１０１！Ｉ１０．Ｉｌｏに伝達され、その後増幅さ
れて外部出力端子よりＨ１１レベルが出力される。
タＱ１０．Ｑｌｌが導通し、ビット線ＢＬ、ＢＬの電位
がｌ１０１！Ｉ１０．Ｉｌｏに伝達され、その後増幅さ
れて外部出力端子よりＨ１１レベルが出力される。
そして、時刻Ｔ５にワード線ＷＬをＬ １１レベルに立
下ることで、メモリセル１とビット線ＢＬを遮断する。
下ることで、メモリセル１とビット線ＢＬを遮断する。
同時に信号Ｙも立下げることで、ビット線対ＢＬ、ＢＬ
とＩ１０線対Ｉ１０．［１０を遮断する。
とＩ１０線対Ｉ１０．［１０を遮断する。
そして、時刻Ｔ６にイコライズ信号ＥＱを立上ることで
、トランジスタ０７〜Ｑ９を導通させる。
、トランジスタ０７〜Ｑ９を導通させる。
この時、ビット線対ＢＬ、ＢＬの一方が（Ｖｏｏ−ｖｔ
ｈ）、他方が０■であるので、導通したトランジスタＱ
７により、ビット線対ＢＬ、ＢＬがイコライズさせるこ
とで、両者の電位を（Ｖ ｏｏ−Ｖ ｔｈ）／２にする
ことができる。従って内部型ｉｖ８．は従来のようにビ
ット線対ＢＬ、ＢＬを（Ｖ、。−ｖｔｈ）／２に強制的
にプリチャージする必要はなく、単に、（Ｖｏｏ−Ｖ、
、）／２を保持するだけでよい。その結果、内部電源■
ＢＬは駆動能力をはとんど必要としなくなり、分割抵抗
の抵抗値を太きくすることができるため、スタンバイ電
流を大幅に減少できる。なお、第２図中の点線で示した
部分は、メモリキャパシタＣＯが“Ｌ １１レベルを記
憶している場合の各信号の波形を示している。
ｈ）、他方が０■であるので、導通したトランジスタＱ
７により、ビット線対ＢＬ、ＢＬがイコライズさせるこ
とで、両者の電位を（Ｖ ｏｏ−Ｖ ｔｈ）／２にする
ことができる。従って内部型ｉｖ８．は従来のようにビ
ット線対ＢＬ、ＢＬを（Ｖ、。−ｖｔｈ）／２に強制的
にプリチャージする必要はなく、単に、（Ｖｏｏ−Ｖ、
、）／２を保持するだけでよい。その結果、内部電源■
ＢＬは駆動能力をはとんど必要としなくなり、分割抵抗
の抵抗値を太きくすることができるため、スタンバイ電
流を大幅に減少できる。なお、第２図中の点線で示した
部分は、メモリキャパシタＣＯが“Ｌ １１レベルを記
憶している場合の各信号の波形を示している。
このように（Ｖｏｏ−Ｖｔ、） ／２レベルの内部電源
ＶＢＬは駆動能力をほとんど必要とせず、スタンバイ電
流を大幅に減少させることができるため、消費電力も大
幅に低減する。
ＶＢＬは駆動能力をほとんど必要とせず、スタンバイ電
流を大幅に減少させることができるため、消費電力も大
幅に低減する。
なお、制御信号ＳＯＦは反転制御信号ＳＯの立上り時刻
Ｔ３前に立下ったが、時刻Ｔ３近傍であれば、その立下
り時刻Ｔ は時刻Ｔ３と同時、あるいは後であってもよ
い。ただし、接続線ＨＬの電位が（Ｖ ｃｃ−Ｖ ｔｈ
）になる前に立上る必要がある。
Ｔ３前に立下ったが、時刻Ｔ３近傍であれば、その立下
り時刻Ｔ は時刻Ｔ３と同時、あるいは後であってもよ
い。ただし、接続線ＨＬの電位が（Ｖ ｃｃ−Ｖ ｔｈ
）になる前に立上る必要がある。
また、この実施例ではトランジスタＱＡ、Ｑｃの導電型
を各々ｎチャネル、ｎチャネルに設定したが、逆にｎチ
ャネル、ｎチャネルにしても適当に制御信号を変化させ
ることで実現できる。
を各々ｎチャネル、ｎチャネルに設定したが、逆にｎチ
ャネル、ｎチャネルにしても適当に制御信号を変化させ
ることで実現できる。
以上説明したように、この発明によれば増幅後のビット
線対の双方を接続することでビット線対の電位を各々第
１の電源電圧をシフトダウンした所定電位の１／２に設
定でき、プリチャージは駆動能力の小さい内部電源によ
り行うことができるため、スタンバイ電流を増加させる
ことなく、ビット線対の充放電電流の低減化が図れる。
線対の双方を接続することでビット線対の電位を各々第
１の電源電圧をシフトダウンした所定電位の１／２に設
定でき、プリチャージは駆動能力の小さい内部電源によ
り行うことができるため、スタンバイ電流を増加させる
ことなく、ビット線対の充放電電流の低減化が図れる。
第１図はこの発明の一実施例であるＤＲＡＭのメモリセ
ル及びセンスアンプ周辺を示す回路図、第２図は第１図
で示したＤＲＡＭの読出し動作を示すタイミング図、第
３図は従来のＤＲＡＭのメモリセル及びセンスアンプ周
辺を示す図、第４図は第３図で示したＤＲＡＭの読出し
動作を示すタイミング図である。 図において、１はメモリセル、２はセンスアンプ、ＢＬ
、（ＢＬ）はビット線、ＬＬ、ＨＬは接続線、ＱＡはｐ
チャネルＭＩＳトランジスタ、ＱｏはｎチャネルＭＩＳ
トランジスタ、ｓｏ、ｓＯ，ＳＯＦは制御信号である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第２図 手続補正書（自発）
ル及びセンスアンプ周辺を示す回路図、第２図は第１図
で示したＤＲＡＭの読出し動作を示すタイミング図、第
３図は従来のＤＲＡＭのメモリセル及びセンスアンプ周
辺を示す図、第４図は第３図で示したＤＲＡＭの読出し
動作を示すタイミング図である。 図において、１はメモリセル、２はセンスアンプ、ＢＬ
、（ＢＬ）はビット線、ＬＬ、ＨＬは接続線、ＱＡはｐ
チャネルＭＩＳトランジスタ、ＱｏはｎチャネルＭＩＳ
トランジスタ、ｓｏ、ｓＯ，ＳＯＦは制御信号である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第２図 手続補正書（自発）
Claims (3)
- （１）第１の電源電圧及び第２の電源電圧が第１の制御
信号に従い第１及び第２の電圧供給経路よりそれぞれ供
給されるセンスアンプにて、ビット線対の電位差を検知
し増幅することでメモリセルの情報を読出す方式の半導
体記憶装置において、前記第１の電圧供給経路に介装さ
れ前記第１の電源電圧を所定電圧にシフトダウンさせる
電圧降下手段と、 前記第１の制御信号に関連した第２の制御信号に基づき
前記第１の電圧供給経路を急速に充電する急速充電手段
とを備え 前記センスアンプは、増幅時にビット線対の一方を前記
所定電圧に、他方を前記第２の電源電圧に設定すること
を特徴とする半導体記憶装置。 - （２）前記電圧効果手段は、前記第１の電圧供給経路に
介挿され制御電極に前記第１の電源電圧が印加されるこ
とで前記第１の電源電圧をその閾値電圧だけ降下させる
トランジスタを含み、前記急速充電手段は前記第２の制
御信号に基づき前記第１の電圧供給経路を前記第１の電
源電圧に電圧降下なく接続する手段を含む特許請求の範
囲第１項記載の半導体記憶装置。 - （３）前記第２の電源電圧は接地レベルである特許請求
の範囲第１項または第２項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62308057A JPH07105138B2 (ja) | 1987-12-03 | 1987-12-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62308057A JPH07105138B2 (ja) | 1987-12-03 | 1987-12-03 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01149292A true JPH01149292A (ja) | 1989-06-12 |
| JPH07105138B2 JPH07105138B2 (ja) | 1995-11-13 |
Family
ID=17976365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62308057A Expired - Fee Related JPH07105138B2 (ja) | 1987-12-03 | 1987-12-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105138B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157586A (en) * | 1993-02-25 | 2000-12-05 | Mitsubishi Denki Kabushiki Kaisha | Memory device having potential control for increasing the operating margin at the start of a sensing cycle |
| USRE37593E1 (en) | 1988-06-17 | 2002-03-19 | Hitachi, Ltd. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
-
1987
- 1987-12-03 JP JP62308057A patent/JPH07105138B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE37593E1 (en) | 1988-06-17 | 2002-03-19 | Hitachi, Ltd. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| US6157586A (en) * | 1993-02-25 | 2000-12-05 | Mitsubishi Denki Kabushiki Kaisha | Memory device having potential control for increasing the operating margin at the start of a sensing cycle |
| US6256246B1 (en) | 1993-02-25 | 2001-07-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US6407956B2 (en) | 1993-02-25 | 2002-06-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105138B2 (ja) | 1995-11-13 |
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