JPH01149293A

JPH01149293A - 半導体記憶装置

Info

Publication number: JPH01149293A
Application number: JP62308060A
Authority: JP
Inventors: Masaki Kumanotani; 正樹熊野谷; Katsumi Dosaka; 勝己堂阪; Yasuhiro Konishi; 康弘小西; Hiroyuki Yamazaki; 山崎　宏之; Takahiro Komatsu; 隆宏小松
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-12-03
Filing date: 1987-12-03
Publication date: 1989-06-12
Anticipated expiration: 2010-12-06
Also published as: JPH07114075B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、第１の制御信号に従い第１の電源電圧及び
第２の電源電圧が第１及び第２の電圧供給経路より供給
されるセンスアンプにて、ビット線対の電位差を検知し
増幅することでメモリセルの情報を読出す方式の半導体
記憶装置に関するものである。

〔従来の技術〕

近年、ダイナミック型ＭＯ８ＲＡＭ　（以下［ＤＲＡＭ
Ｊという。）等の高集積メモリでは、その高集積化に伴
い、低消費電力化が望まれている。

ＤＲＡＭでは、総消費電流においてビット線対の充放電
電流の占める割合が大きい。そこでビット線対の充放電
電流の低減化が計られた。

第６図は「ｌ５ＳＣＣＤＩＧＥＳＴ　ＯＦ　ＴＥＣＨＮ
ＩＣＡＬ　ＰＡＰＥＲ３Ｆｅｂ、１９８７　ｐｐ、１２
−１３Ｊに記載された°’　Ａ　９０ｎｓ　４ＨｂＤＲ
ＡＭ　ｉｎ　ａ　３００　ｍｉｌ　Ｏｉｐ”に開示され
た、ＤＲＡＭの概念を示した図であるメモリセル及びセ
ンスアンプ周辺を示した回路図である。

同図において、１はメモリセルであり、選択トランジス
タＱＯ，メモリキャパシタＣＯから構成され、選択トラ
ンジスタＱＯを介してビット線ＢＬ及びワード線ＷＬに
接続されている。

２はセンスアンプであり、ビット線ＢＬ’、ＢＬ′間に
設けられ、ソースが接続線ＬＬに共通に接続されたｎチ
ャネルＭＩＳｔ−ランジスタＱ１゜Ｑ２よりフリップ７
０ツブを構成し、ソースが接続線ＨＬに共通に接続され
たｐチャネルＭＩＳトランジスタＱ３．Ｑ４よりフリッ
プフロップを構成することで、ビット線ＢＬ’　、ＢＬ
’の電位差を検出し、一方を接続線ＬＬの電位、他方を
接続線ＨＬの電位に増幅する。

接続線ＬＬはゲートに制御信号ＳＯが印加されるｎチャ
ネルＭＩＳトランジスタＱ５を介して接地レベル（“Ｌ
　１１レベル）に、接続線ＨＬはゲートに反転制御信号
ＳＯが印加されるｐチャネルＭ■ＳトランジスタＱ６を
介して電源電圧Ｖ。０（“ＨＩＩレベル）に接続される
ことで電圧供給経路の働きをする。また、Ｑ７はビット
線対ＢＬ。

ＢＬの電位をイコライズするためのｎチャネルＭＩＳト
ランジスタで、Ｑ８．Ｑ９は各々ビット線対ＢＬ、ＢＬ
を電位ＶＢＬにプリチャージするためのｎチャネルＭＩ
Ｓトランジスタであり、これらのトランジスタＱ７〜Ｑ
９のゲートにはイコライズ信号ＥＱが印加される。

ビット線８ｍとＢＬ’　、ＢＬとＢＬ’　は各々ゲート
に電源電圧Ｖ　が印加される閾値電圧ＶｔｈのＣｎチャネルＭＩＳトランジスタＱ、Ｑｉを介して接続さ
れる。また、ビット線ＢＬ’　とＩ１０間、ＢＬ’　と
Ｉ１０間は各々ゲートに信号Ｙが印加されるｎチャネル
ＭＩＳトランジスタＱ１０．Ｑｌｌを介して接続される
。

第７図は、第６図で示したＤＲＡＭの読出し動作を示し
たタイミング図である。以下同図を参照しつつ読出し動
作の説明を行う。

時刻Ｔ１にイコライズ信号ＥＱが立下るとトランジスタ
Ｑ７〜Ｑ９が非導通となるので、既に（Ｖｃｃ−Ｖｔｈ
）／２にプリチャージされたビット線対ＢＬ、ＢＬはフ
ローティング状態となる。

そして、時刻Ｔ２からワード線ＷＬが立上りパトビルベ
ルになると、メモリセル１内の選択トランジスタＱＯが
導通し、メモリキャパシタＣＯに蓄積された電荷がビッ
ト線ＢＬに伝わり、メモリキャパシタＣＯがＨ＋ｔレベ
ルを記憶している場合は第７図の実線に示すようにビッ
ト線ＢＬの電位がわずかに上昇する。この上界は、トラ
ンジスタＱ８を介してビット線ＢＬ’の電位にも伝ねる
。

そして、時刻Ｔ３に制御信号Ｓｏ　（Ｓｏ）を“ＨＩＩ
レベル（“Ｌ″レベルに立上げ（立下げ）ることで、ト
ランジスタＱ５．Ｑ６を導通させ、接続線ＬＬ、ＨＬの
電位を各々接地レベル、電源電圧Ｖｃｃレベルにするこ
とでセンスアンプ２を活性化する。センスアンプ２が活
性化するとビット線ＢＬ’　、ＢＬ’間のわずかな電位
差により、トランジスタＱ１．Ｑ４を導通、］・ランジ
スタＱ２゜Ｑ３を非導通することで、ビット線ＢＬ’　
、ＢＬの電位をそれぞれ■。。レベル、接地レベルに増
幅する。

同時に増幅されたビット線ＢＬ’　、ＢＬ’　の電位は
トランジスタＱ、Ｑｉを介してビット線ＢＬ、ＢＬに伝
わる。この時、ビット線８ｍの電位は閾値電圧Ｖｔｈの
トランジスタＱ８を介してビット線ＢＬ’の電位Ｖ。０
が伝わるため、実際には第７図に示すように（Ｖｏ、−
Ｖｔｈ）になる。

そして、時刻Ｔ４に信号Ｙが゛Ｈ″レベルに立上ること
で、トランジスタＱ１０．Ｑｌｌが導通し、ビット線Ｂ
Ｌ’　、８ｍ’の電位がＩ１０線Ｉ１０、Ｉｌｏに伝達
され、その後増幅されて外部出力端子より“Ｈｔｌレベ
ルが出力される。

そして、時刻Ｔ５にワード線ＷＬを“Ｌ　ＩＴレベルに
立下げることで、メモリセル１とビット線Ｂ［を遮断す
る。同時に信号Ｙも立下げることでビット線対ＢＬ’　
、ＢＬ’とｌ１０ｒ線対１１０゜Ｉｌｏを遮断する。

そして、時刻Ｔ６に信号ＥＱを立上げることで、トラン
ジスタ０７〜Ｑ９を導通させ、ビット線対ＢＬ　（ＢＬ
’　　）、ＢＬ　（ＢＬ’　）を各々内部電源チャージ
を行う。なお、第７図中の点線で示した部分はメモリキ
ャパシタＣＯが“Ｌ″レベル記憶している場合の各信号
の波形を示している。

このようにして、ビット線８１．８１間の最大振幅（電
位差）を従来のＶＣＣから（Ｖｏ、−Ｖｔｈ）に減少さ
せることによりビット線対ＢＬ、ＢＬの充放電電流を減
少させることができる。

また、ワード線ＷＬの“ＨＩＴレベルが■。０の場合は
、メモリセル１に書込まれるＨ”レベルは、選択トラン
ジスタＱＯの閾値電圧を■　　とするｔｈＨと、（ＶＣＣ”−ｖｔｈＨ）となり、閾値電圧ＶｔｈＨ
分読出し電荷を損失する。このことからビット線ＢＬ、
ＢＬのプリチャージ電位を従来のＶ。ｏ／２から（Ｖｏ
Ｃ−Ｖ　ｔｈ）／　２に低下させることで、メモリセル
１の゛Ｈ″レベル記憶に対する読出しマージンを増大さ
せ、動作マージンを向上させるという効果もある。なお
、この場合、１−”レベルの読出しマージンも考慮する
とＶｔｈ””　ｔｈＨとすることが最も望ましい。

〔発明が解決しようとする問題点〕

従来のビット線充放電電流低減化を図ったＤＲＡＭは以
上のように構成されており、単にトランジスタＱ７を導
通させてイコライズするだけではビット線ＢＬ’　、Ｂ
Ｌ’の電位差が■。。であり、ビット線対ＢＬ、ＢＬの
電位を（■ｏｏ−Ｖｔｈ）／２に設定することができな
い。従って、内部電源ビ）を（■ｏｏ−Ｖｔｈ）／２に
強制的にプリチャージする必要がある。

この内部電源ＶＢＬは、通常電源電圧Ｖ。０と接地レベ
ル間の抵抗分割回路等により発生させるが、上述したよ
うにビット線対ＢＬ、ＢＬ　（ＢＬ’　。

ＢＬ’）の電位を強制的に（■ｏｏ−ｖｔｈ）／２にす
るため駆動能力を大きくする必要があり、分割抵抗の抵
抗値を大きくすることができなかった。

その結果、ＤＲＡＭの非アクセス時の電源電圧Ｖｃｃ、
接地レベル間にＤＣ的に流れるスタンバイ電流が大きく
なり、消費電力が大きくなるという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、スタンバイ電流量を増加させることなく、ビ
ット線の充放電電流の低減化を図った半導体記憶装置を
得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置は、第１の電源電圧及び
第２の電源電圧が第１の制御信号に従い第１及び第２の
電圧供給経路よりそれぞれ供給されるセンスアンプにて
、ビット線対の電位差を検知し増幅することでメモリセ
ルの情報を読出す方式であり、前記第１の電圧供給経路
に介装され、前記第１の制御信号に関連した第２の制御
信号に応答して、前記第１の電源電圧をシフトダウンさ
せることで前記第１の電圧供給経路の電位を所定電位に
設定する電圧降下機能あるいは前記第１の電圧供給経路
を急速に充電することで前記所定電位に近づける高速充
電機能を選択的に働かゼることにより、前記第１の電圧
供給経路の電位を高速に前記所定電位に設定する手段を
備え、前記センスアンプは、増幅時にビット線対の一方
を前記所定電位に、他方を前記第２の電源電圧レベルに
設定するようにしている。

〔作用〕

この発明におけるセンスアンプは、増幅時にビット線対
の一方を第１の電源電圧を電圧降下手段によりシフトダ
ウンさせた所定電位に、他方を第２の電源電圧レベルに
設定したため、増幅後のビット線対の双方を接続するこ
とで、ビット線対の電位を所定電位の１／２に設定する
ことができる。

〔実施例〕

第１図はこの発明の一実施例であるＤＲＡＭのメモリセ
ル及びセンスアンプ周辺回路図である。

同図において、メモリセル１．センスアンプ２゜トラン
ジスタ０５〜Ｑ１１．ＷＬ、ＬＬ、Ｉｌｏ。

Ｉｌｏ、信号ＥＱ、Ｙ、Ｓｏ、Ｓｏは第６図で示した従
来例と同じであるので説明は省略する。

従来例と異なりビット線対８１．８１間の最大振幅の減
少のためにビット線８ｍ、ＢＬ’間、ＢＬ、ＢＬ’　間
に設けられたトランジスタＱ８．：Ｑｉが取り除かれた
。

また、トランジスタＱ６．接続線ＨＬ上のノード”ＢＬ
間に、ゲートに制御信号８０Ｂが印加されるｎチャネル
ＭＩＳトランジスタＱ。が設けられている。

トランジスタＱ。は従来例のトランジスタＱ。

（Ｑｉ）と同じ閾値電圧Ｖｔｈを有し、トランジスタＱ
６導通時において、制御信号ＳＯＢを電源電圧Ｖ。０に
し、ドレインにもトランジスタＱ６を介して電源電圧■
。０が与えられるとノードＮＩＩＬの電位（つまり、接
続線ＨＬの電位）を（Ｖｃｃ−Ｖｔｈ）にシフトダウン
させる働きをする。また、制御信号８０Ｂを（ｖｏｃ＋
Ｖｔｈ）以上に設定すると、ノードＮＩＩＬに電源電圧
■。０を電圧降下させることなく接続することができノ
ードＮ１１．の電位を電源電圧Ｖ。０に向けて急速に充
電する働きをする。

制御信号ＳＯＢは、通常は（Ｖ　ｃｃ＋Ｖ　ｔｈ）以上
の電位■、を保ち、制御信号８０　（Ｓｏ）が活性化さ
れた後、ノードＮ。、の電位が（Ｖ、ｏ−Ｖｔｈ）に到
達する直前に、Ｖｏ。レベルの電位に低下し、制御信号
Ｓｏ　（Ｓｏ）が非活性となると同時に再び（Ｖｃｃ＋
Ｖｔ１）レベルになる信号である。

第２図は制御１１信＠ＳＯＢの信号発生部を示した回路
図である。信号発生部はトランジスタＱ１２゜Ｃ１３と
キャパシタＣ１，Ｃ２より構成され、トランジスタＱ１
２のドレインに反転イコライズ信号ＥＱ、ゲートに電源
電圧Ｖｃｃ１ソースにキャパシタＣ１が接続され、トラ
ンジスタＱ１３のドレインに電源電圧■。ｃ１ゲートに
トランジスタＱ１２のソースであるノードＮ　１ソース
にキヤベツりＣが接続される。また、キャパシタＣ１゜
Ｃ２には各々後述する信号Ｓｏｄ、Ｓｏｄが印加され、
トランジスタＣ１３，キヤパシタ０２り制御信号ＳＯ［
３が出力される。

第３図は信号Ｓｏｄ発生部を示す回路図であり、同図に
示すように制御信号ＳＯを、一方式力は直接、他方人ノ
コは偶数個のインバータ群Ｉを介して所定時間遅延させ
てアンドゲートＡＮＤ２に入力させることにより、時間
ｔｄ遅延さゼて制ｔＩｌ信号Ｓｏｄを発生するようにし
ている。この遅延時間ｔｄはセンスアンプ活性化時刻Ｔ
３から接続線１４Ｌが（　Ｖ　ｏｏ−　Ｖ　ｔｈ）以下
の（　Ｖ　ｃｃ−　Ｖ　ｔｈ）近傍の電位に達する時間
に設定しておく。

第４図は、第１図〜第３図で示した制御信号ＳＯ８の発
生動作を示すタイミング図である。以下、同図を参照し
つつ制御信＠　Ｓ　Ｏ　Ｓの発生動作の説明をする。

時刻Ｔ１にイコライズ信号ＥＱが立上る。つまり反転イ
コライズ信号ＥＱが“Ｈ”レベルに立上る。するとトラ
ンジスタＱ１２（ｌＪ値電圧■１２）を介してノードＮ
　に伝わり、ノードＮ８の電位は（Ｖｏｏ−Ｖ１２）ま
で上昇する。この時、制御信号８０Ｂの電位が、“Ｈ　
ＩＩレベルの信号丁τ１が印加されるキャパシタＣ２の
容量結合によりＶ。

（Ｖｃｏ＋Ｖｔｈ以上）となっているのでトランジスタ
Ｑ１３は非導通のままである。

そして、時刻Ｔ３で制御信号ＳＯが“！ービレベルに立
上り、第１図のトランジスタＱ６が導通するため、ノー
ドＮ□，の電位■□，は電源電圧Ｖ。Ｃに向けて急速に
充電される。この時、トランジスタＱ　のゲートには（
Ｖｏｏ＋Ｖｔｈ）以上の電位Ｖ。

の制御信号ＳＯＢが印加されているため、トランジスタ
Ｑ　のインピーダンスは低くノードＮＨ１の電位上昇の
妨げにはならない。そして、時刻Ｔ３からｔ１時間経過
後の時刻Ｔ７に、信号５ｏｄ（Ｓｏｄ）は’　Ｈ　”レ
ベル（゛［″レベル）となる。

一方、第２図において、信号Ｓｏｄが“Ｈ”レベルにな
ると、キャパシタＣ１容聞結合によりノードＮＢの電位
は（Ｖｏｏ十Ｖ１３（トランジスタＱ１３の閾値電圧）
）以上に上昇し、トランジスタＱ１２は非導通となる。

そして、トランジスタＱ１３が強く導通し、制御信号Ｓ
ＯＢの電位を電源電圧Ｖ。０にクランプする。一方、信
号ＳＯｄは“Ｌ″レベル変化しており、キャパシタＣ２
の容量結合によっても制御信号ＳＯＢの電位を引き下げ
るため、制御信号ＳＯＢの電位は急速に電源電圧Ｖ。０
に達する。

そして、時刻Ｔ６に反転イコライズ信号ＥＱが“Ｌ”レ
ベルに立下ると、ノードＮ８の電位も“Ｌ”レベルとな
り、トランジスタＱ１３が非導通となる。この時に、制
御信号ＳＯもＬ　１１レベルに立下るため、信号Ｓｏｄ
　（Ｓｏｄ）が“し”レベル（“Ｈ”レベル）に変化し
、キャパシタＣ２の容量結合により制御信号８０Ｂの電
位が再び■、に設定される。

第５図は、第１図で示したＤＲＡＭの読出し動作を示し
た信号である。以下、同図を参照しつつ読出し動作の説
明を行う。

時刻Ｔ１にイコライズ信号ＥＱが立下ると、トランジス
タ０７〜Ｑ９が非導通となり、既に（ＶＣＣ−Ｖ　ｔｈ
）／　２にプリチャージされたビット線対ＢＬ、ＢＬは
フローティング状態となる。

そして、時刻Ｔ２にワード線が゛ト１”レベルに立上る
と、メモリセル１内の選択トランジスタＱＯが導通し、
メモリキャパシタＣＯに蓄積された電荷がビット線８Ｌ
に伝わり、メモリキャパシタＣＯが“Ｈ”レベルを記憶
している場合は、第６図の実線に示すようにビット線８
ｍの電位はわずかに上昇する。

そして、時刻Ｔ３に制御信号３０（Ｓｏ）が“Ｈ”レベ
ル（“Ｌ　Ｈレベル）に立上る（立下る）ことで、トラ
ンジスタＱ５．Ｑ６は導通し接続線ＬＬの電位を接地レ
ベルに向けて放電し、接続線ＨＬの電位をＶｃｏに向け
て充電する。この時、制御信号ＳＯＢは高電位Ｖ、であ
るため、トランジスタＱ。は低インピーダンス状態であ
り、接続線ＨＬの急速充電の妨げにならない。

そして、時刻■　から遅延時間ｔ、経過後の時刻Ｔ　に
制御信号ＳＯＢの電位は■。。レベルに下つ、接続線Ｈ
Ｌの電位を（Ｖ　ｃｃ−Ｖ　ｔｈ）に向けて充電する。

この時、接続線１−１１の電位は（Ｖｏ、−Ｖｔｈ）の
近傍に達しており、その後すぐに接続線ＨＬの電位は（
Ｖｏｏ−Ｖｔｈ）に達する。従って、時刻Ｔ３で活性化
されたセンスアンプ２は、ビット線８１．８１間のわず
かな電位差を検知し、トランジスタＱ１．Ｑ４を導通、
トランジスタＱ２゜Ｑ３を非導通とすることで、接続線
１−Ｉ　Ｌの電位が（Ｖ　ｏｏ−Ｖ　ｔｈ’に達する時
刻にはビット線対８ｍ。

ＢＬの電位をそれぞれ（Ｖ　ｏ、−Ｖ　ｔｈ）レベル、
接地レベルに増幅する。

そして、時刻Ｔ４に信号Ｙが立上ることで、トランジス
タＱ１．Ｏ，Ｑ１１が導通し、ビット線Ｂし、ＢＬの電
位がＩ１０線Ｉ１０．Ｉｌｏに伝達され、その後増幅さ
れて外部出力端子より゛Ｈパレベルが出力される。

そして、時刻Ｔ５にワード線Ｗ［を゛Ｌ″レベルに立下
げることで、メモリセル１とビット線ＢＬを遮断する。

同時に信号Ｙも立下げることで、ビット線対ＢＬ、ＢＬ
とＩ１０線対Ｉ１０．Ｉｌｏを遮断する。

そして、時刻Ｔ６にイコライズ信号ＥＱを立上ることで
、トランジスタ０７〜Ｑ９を導通させる。

この時、ビット線対ＢＬ、ＢＬの一方が（Ｖ、ｃ−Ｖｔ
ｈ）、他方が０■であるので導通したトランジスタＱ７
により、ビット線対ＢＬ、ＢＬがイコライズさせること
で、両者の電位を（Ｖ　ｏｏ−Ｖ　ｔｈ）／２にするこ
とができる。従って内部電源ＶＢＬは従来のようにビッ
ト線対８１．８１を（Ｖｏｏ−Ｖｔｈ）／２に強制的に
プリチャージする必要はなく、（Ｖｃｏ−Ｖｌｈ）／２
を保持するだけでよい。

その結果、内部電源■ＢＬは駆動能力をはとｌνど必要
としなくなり、分割抵抗の抵抗値を大きくすることがで
きるため、スタンバイ電流を大幅に減少できる。なお、
第５図中の点線で示した部分は、メモリキャパシタＣＯ
が“Ｌ″レベル記憶している場合の各信号の波形を示し
ている。

このように（Ｖｏｏ−Ｖｔｈ）／２レベルの内部電源Ｖ
８Ｌは駆動能力をほとんど必要とせず、スタンバイ電流
を大幅に減少させることができるため、消費電力も大幅
に低減する。

なお、この実施例では、トランジスタＱ。がｎチャネル
の場合で説明したが、ｎチャネルに設定しても、他の制
御ｌ信号も適当に変更することで実現できる。

また、制御信号ＳＯＢは、Ｖｏｏ、（Ｖｏｏ＋■ｔｈ）
以上のＶ、の２値の電位の例を示したが、時刻Ｔ　前後
において■、レベル、それ以降のセンスアンプ２活性化
時においてＶ。０レベルであればよく、他の時間帯は例
えば０■であってもよい。

〔発明の効果〕

以上説明したように、この発明によれば増幅後のビット
線対の双方を接続することでビット線対の電位を各々第
１の電源電圧をシフトダウンさせた所定電位の１／２に
設定でき、プリチャージは駆動能力の小さい内部電源に
より行うことができるため、スタンバイ電流を増加させ
ることなく、ビット線対の充放電電流の低減化が図れる
。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＤＲＡＭのメモリセ
ル及びセンスアンプ周辺を示す回路図、第２図は制御信
号ＳＯＢ信号発生部を示す回路図、第３図は信号Ｓｏｄ
の発生の一例を示す回路図、第４図は制御信号ＳＯ８の
発生動作を示すタイミング図、第５図は第１図で示した
ＤＲＡＭの読出し動作を示すタイミング図、第６図は従
来のＯＲＡＭのメモリセル及びセンスアンプ周辺を示す
図、第７図は第６図で示したＤＲＡＭの読出し動作を示
すタイミング図である。図において、１はメモリセル、２はセンスアンプ、ＢＬ
、（８ｍ）はビット線、ＬＬ、ＨＬは接０．８０．８０
８．Ｓｏｄ、Ｓｏｄは制御信号である。なお、各図中同一符号は同一または相当部分を示す。第２図Ｓｏｄ　　Ｓｏｄ第３図Ｉ ′第４　図ＴＩＴｊＴフＴ６む豹１、事件の表示　　　特願昭　６２−３０８０６７号立２、発明の名称半導体記憶装置　　　　　　　　　　　　　正３、補正
をする者、補正の対象明細書の「発明の詳細な説明の欄」並びに図面第２図及
び第３図、補正の内容（１）　　明ｉ書の第１４頁第２行の「信号ＥＱが上る
。」を「信号ＥＱが立下る。」に訂正する。（２）　　図面の第２図及び第３図を別紙の通り補する
。以上第２図匝Ｓｏｄ　　Ｓｏｄ第３図 ■

Claims

【特許請求の範囲】

（１）第１の電源電圧及び第２の電源電圧が第１の制御
信号に従い第１及び第２の電圧供給経路よりそれぞれ供
給されるセンスアンプにて、ビット線対の電位差を検知
し増幅することでメモリセルの情報を読出す方式の半導
体記憶装置において、前記第１の電圧供給経路に介装さ
れ、前記第１の制御信号に関連した第２の制御信号に応
答して、前記第１の電源電圧をシフトダウンさせること
で前記第１の電圧供給経路の電位を所定電位に設定する
電圧降下機能あるいは前記第１の電圧供給経路を急速に
充電することで前記所定電位に近づける高速充電機能を
選択的に働かせることにより、前記第１の電圧供給経路
の電位を高速に前記所定電位に設定する手段を備え、前記センスアンプは、増幅時にビット線対の一方を前記
所定電位に、他方を前記第２の電源電圧レベルに設定す
ることを特徴とする半導体記憶装置。
（２）前記所定電位に設定する手段は、前記第１の電圧
供給経路に介装され制御電極に前記第２の制御信号を受
けるトランジスタを含み、前記電圧降下機能における前
記所定電圧へのシフトダウンは、前記第２の制御信号を
前記第１の電源電圧に設定することで行ない、前記高速充電機能における急速充電は、前記第２の制御
信号を前記第１の電源電圧と前記トランジスタの閾値電
圧の和以上に設定することで行なつた特許請求の範囲第
１項記載の半導体記憶装置。
（３）前記第２の電源電圧は接地レベルである特許請求
の範囲第１項または第２項記載の半導体記憶装置。