JPH01154268A - チャネル制御システム - Google Patents
チャネル制御システムInfo
- Publication number
- JPH01154268A JPH01154268A JP31470687A JP31470687A JPH01154268A JP H01154268 A JPH01154268 A JP H01154268A JP 31470687 A JP31470687 A JP 31470687A JP 31470687 A JP31470687 A JP 31470687A JP H01154268 A JPH01154268 A JP H01154268A
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- Japan
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- memory
- control device
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- ccw
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
μＰＵ（マイクロプロセッサ）により制御されるチャネ
ル制御装置と入出力装ａとが入出力制御装置を介して接
続されたチャネル制御システムに関し、 システムのオーバーヘッドを低減することを目的とし、 μＰＵにより制御されるチャネル制御装置と入出力装置
とが入出力制御装置を介して接続されたチャネル制御シ
ステムにおいて、チャネル制ｉ２Ｇ装置内に主記憶装置
からのチャネルコマンド語を一時的に格納するバッファ
メモリを設（プ、入出力制御装置との間でのチャネルプ
ログラム実行時に、前記バッファメモリに格納されたチ
ャネルコマンド語を参照して実行するように構成する。
ル制御装置と入出力装ａとが入出力制御装置を介して接
続されたチャネル制御システムに関し、 システムのオーバーヘッドを低減することを目的とし、 μＰＵにより制御されるチャネル制御装置と入出力装置
とが入出力制御装置を介して接続されたチャネル制御シ
ステムにおいて、チャネル制ｉ２Ｇ装置内に主記憶装置
からのチャネルコマンド語を一時的に格納するバッファ
メモリを設（プ、入出力制御装置との間でのチャネルプ
ログラム実行時に、前記バッファメモリに格納されたチ
ャネルコマンド語を参照して実行するように構成する。
［産業上の利用分野］
本発明は、μＰＵにより制御されるチャネル制御装置と
入出力装置とが入出力制御装置を介して接続されたチャ
ネル制御システムに関する。
入出力装置とが入出力制御装置を介して接続されたチャ
ネル制御システムに関する。
［従来の技術］
第３図は従来のチャネル制御システムの構成例を示す図
である。μＰＬＩ（図示せず）により制御されるチャネ
ル制ｍ装置（ＣＩ−ＩＰ）１と入出力装置（１１０装置
）２とが入出力制御装置３を介して接続されている。具
体的にはチャネル制御装置１と入出力制御装置３とは通
信線４で接続され、情報のやりとりが行われる。チャネ
ル制御装置１は複数のチャネ／Ｌ／ Ｄ ？ンド品（ｃ
ｈａｎｎｅｌ ｃｏｍｍａｎｄｗｏｒｄ以下ＣＣＷと略
す）からなるチャネルプログラムを内蔵するμＰＵ（マ
イクロプロセッサユニット）による制御により実行する
。
である。μＰＬＩ（図示せず）により制御されるチャネ
ル制ｍ装置（ＣＩ−ＩＰ）１と入出力装置（１１０装置
）２とが入出力制御装置３を介して接続されている。具
体的にはチャネル制御装置１と入出力制御装置３とは通
信線４で接続され、情報のやりとりが行われる。チャネ
ル制御装置１は複数のチャネ／Ｌ／ Ｄ ？ンド品（ｃ
ｈａｎｎｅｌ ｃｏｍｍａｎｄｗｏｒｄ以下ＣＣＷと略
す）からなるチャネルプログラムを内蔵するμＰＵ（マ
イクロプロセッサユニット）による制御により実行する
。
チャネル制御装置１は主記憶装置５をアクセスし、ＣＣ
Ｗを逐次的に取出し１つずつ実行していく。この場合に
おいて、ＣＰＵ６も主記憶装置５をアクセスするので、
これらアクセスの競合を避けるため、主記憶制御部７が
これらアクセスの切換制御を行っている。このような従
来のチャネル制！３１１方式によれば、例えば第４図に
示づようなチャネル飛越し命令（ｔｒａｎｆｅｒ ｉｎ
ｃａｎｎｅｌ以下ＴＩＣと略す）を用いてループを形
成しているチャネルプログラムを実行する際、常に一定
のメモリアクセスのオーバーヘッドが発生する。
Ｗを逐次的に取出し１つずつ実行していく。この場合に
おいて、ＣＰＵ６も主記憶装置５をアクセスするので、
これらアクセスの競合を避けるため、主記憶制御部７が
これらアクセスの切換制御を行っている。このような従
来のチャネル制！３１１方式によれば、例えば第４図に
示づようなチャネル飛越し命令（ｔｒａｎｆｅｒ ｉｎ
ｃａｎｎｅｌ以下ＴＩＣと略す）を用いてループを形
成しているチャネルプログラムを実行する際、常に一定
のメモリアクセスのオーバーヘッドが発生する。
チャネル制御装置１は主記憶装置５をアクセスし、ＣＣ
ＷをＣＣＷｌ、ＣＣＷ２．・・・と逐次読出してチャネ
ルプログラムを実行していく。ここで、何らかの条件判
断を伴うＣＣＷ４をアクセスしたものとする。チャネル
制御装置１はＣＣＷ４を通信線４を介して入出力制御装
置３に与える。入出力制御装置３はＣＣＷ４を受けて条
件が成立しているかどうかを判断し、その結果に基づく
情報（ステータス）を通信線４を介してチャネル制御装
置１に返す。
ＷをＣＣＷｌ、ＣＣＷ２．・・・と逐次読出してチャネ
ルプログラムを実行していく。ここで、何らかの条件判
断を伴うＣＣＷ４をアクセスしたものとする。チャネル
制御装置１はＣＣＷ４を通信線４を介して入出力制御装
置３に与える。入出力制御装置３はＣＣＷ４を受けて条
件が成立しているかどうかを判断し、その結果に基づく
情報（ステータス）を通信線４を介してチャネル制御装
置１に返す。
この場合、入出力制御装＠３は条件が成立しなければ通
常の終了ステータスを返すので、次のＣＣＷ５が実行さ
れる。ＣＣＷ５はＴＩＣなるＣＣＷ３への無条件ジャン
プ命令であるので、再びＣＣＷ３からチャネルプログラ
ムが実行されるループを形成する。条件が成立した場合
には、入出力制御ｌｌ装置３は終了ステータスに状態修
飾を付加し、ＣＣＷ６を実行するように指示する。
常の終了ステータスを返すので、次のＣＣＷ５が実行さ
れる。ＣＣＷ５はＴＩＣなるＣＣＷ３への無条件ジャン
プ命令であるので、再びＣＣＷ３からチャネルプログラ
ムが実行されるループを形成する。条件が成立した場合
には、入出力制御ｌｌ装置３は終了ステータスに状態修
飾を付加し、ＣＣＷ６を実行するように指示する。
［発明が解決しようとする問題点］
チャネル制御装置１は通常はＴＩＣを意識せず、ＣＣＷ
を全て主記憶装置５から読出している。従って、条件が
成立するまでの主記憶装置５へのアクセスは全てオーバ
ーヘッドになってしまう。それと同時に、チャネル制御
ｌｌ装置１内で主記憶装置５へのアクセスを制御するμ
ＰＬＩ（図示せず）にもオーバーヘッドが発生する。
を全て主記憶装置５から読出している。従って、条件が
成立するまでの主記憶装置５へのアクセスは全てオーバ
ーヘッドになってしまう。それと同時に、チャネル制御
ｌｌ装置１内で主記憶装置５へのアクセスを制御するμ
ＰＬＩ（図示せず）にもオーバーヘッドが発生する。
本発明はこのような点に鑑みてなされたものであって、
システムのオーバーヘッドを低減することができるチャ
ネル制御システムを提供することを目的としている。
システムのオーバーヘッドを低減することができるチャ
ネル制御システムを提供することを目的としている。
［問題点を解決するための手段］
第１図は本発明の原理ブロック図である。第３図と同一
のものは、同一の符号を付して示す。図において、１ａ
はμＰｔＪ、１ｂは主記憶装置５からのチャネルコマン
ド語（ＣＣＷ）を一時的に格納するバッファメモリで、
チャネル制御装置１内に設けられている。
のものは、同一の符号を付して示す。図において、１ａ
はμＰｔＪ、１ｂは主記憶装置５からのチャネルコマン
ド語（ＣＣＷ）を一時的に格納するバッファメモリで、
チャネル制御装置１内に設けられている。
［作用］
チャネルｆｉｉｌ ａｌｌ装置１内にバッフ７メモリ１
ａを設けて、主記憶装置５・に格納されている。チャネ
ルプログラムをバッフ７メモリ１ａに一時的に格納する
。このような構成にすることにより、チャネルプログラ
ム実行時にチャネル１ＩＩＩ′ｎ装置１はこのバッフ７
メモリ１ａを参照すればよく主記憶装置５をアクセスす
る必要がなくなる。従って、第４図に示すようなループ
を持つチャネルプログラムを実行する時にも、メモリア
クセス時のオーバーヘッドが不要となる。
ａを設けて、主記憶装置５・に格納されている。チャネ
ルプログラムをバッフ７メモリ１ａに一時的に格納する
。このような構成にすることにより、チャネルプログラ
ム実行時にチャネル１ＩＩＩ′ｎ装置１はこのバッフ７
メモリ１ａを参照すればよく主記憶装置５をアクセスす
る必要がなくなる。従って、第４図に示すようなループ
を持つチャネルプログラムを実行する時にも、メモリア
クセス時のオーバーヘッドが不要となる。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第２図は本発明の一実施例を示す要部構成図である。第
１図と同一のものは、同一の符号を付して示す。図に示
すように、チャネル制御ｌｌ装置１は各種制御を行うμ
ＰＵ１ａ、チャネルプログラムを一時的に格納するバッ
ファメモリ１ｂ、バッファメモリ１ｂのＣＣＷがおかれ
ているアドレスが一時的に格納されるアドレスレジスタ
１ｃ、バッファメモリ１ｂから読出されたアドレスデー
タとアドレスレジスタ１Ｃに格納されているアドレスデ
ータとを比較する比較器ｌｄ、μＰＵ１ａからの制御信
号によりバッファメモリ１ｂから読出されたデータとμ
ＰＵ１ａからのデータとを切換えるスイッチ１ｅより構
成されている。このように構成された装置の動作を説明
すれば、以下の通りである。
１図と同一のものは、同一の符号を付して示す。図に示
すように、チャネル制御ｌｌ装置１は各種制御を行うμ
ＰＵ１ａ、チャネルプログラムを一時的に格納するバッ
ファメモリ１ｂ、バッファメモリ１ｂのＣＣＷがおかれ
ているアドレスが一時的に格納されるアドレスレジスタ
１ｃ、バッファメモリ１ｂから読出されたアドレスデー
タとアドレスレジスタ１Ｃに格納されているアドレスデ
ータとを比較する比較器ｌｄ、μＰＵ１ａからの制御信
号によりバッファメモリ１ｂから読出されたデータとμ
ＰＵ１ａからのデータとを切換えるスイッチ１ｅより構
成されている。このように構成された装置の動作を説明
すれば、以下の通りである。
μｐｕｉａはＣＣＷを主記憶袋＠５から読出す度にバッ
ファメモリ１ｂにその内容を格納する。
ファメモリ１ｂにその内容を格納する。
それと同時にアドレスレジスタ１ＣにもＣＣＷのアドレ
スを格納する。この結果、バッフ７メモリ１ｂにはワー
ドＯ（ＷＯＲＤＯ＞からワードＮ（ＷＯＲＤＮ）までの
チャネルコマンド語が順次格納される。ここで、ＣＣＷ
の内容は図に示すようにコマンド（ＣＭＤ）、データア
ドレス、読出し／書込みの状態フラグ（ＦＬＧ）、デー
タ長（バイト単位で示す）よりなっている。コマンドに
ついては、例えばＣＭＤＯはコマンドＯを示す。
スを格納する。この結果、バッフ７メモリ１ｂにはワー
ドＯ（ＷＯＲＤＯ＞からワードＮ（ＷＯＲＤＮ）までの
チャネルコマンド語が順次格納される。ここで、ＣＣＷ
の内容は図に示すようにコマンド（ＣＭＤ）、データア
ドレス、読出し／書込みの状態フラグ（ＦＬＧ）、デー
タ長（バイト単位で示す）よりなっている。コマンドに
ついては、例えばＣＭＤＯはコマンドＯを示す。
一方、バラアメモリ１ｂに格納されるＣＣＷのアドレス
は、前述したように同時にアドレスレジスタ１Ｃにも格
納される。
は、前述したように同時にアドレスレジスタ１Ｃにも格
納される。
この時、μＰＵ１ａは比較器１ｄに対し、コマンドがＴ
ＩＣであり且つデータアドレスがアドレスレジスタ１Ｃ
内部に格納されているか否かを比、較するように指示す
る命令（Ｃｏｍｐ ｅｎａｂｌｅ ）を与える。該比較
器１ｄはこのｃｏｎ＋ｐ ｅｎａｂｌｅ命令を受けると
、バッフ７メモリ１ｂから読込んだコマンドＣＭＤがＴ
ＩＣであるかどうかを検出する。そして、読込んだコマ
ンドがＴＩＣであった場合には、ＴＩＣの指定するアド
レスとアドレスレジスタ１Ｃ内のデータとを比較し、一
致するものがあればそのアドレスに対応するバッファメ
モリ１ｂの一致したアドレスレジスタの当該箇所を示す
ポインタ及び一致がとれたことを条件コード（ＣＧ）と
してμＰＵ１ａに与える。
ＩＣであり且つデータアドレスがアドレスレジスタ１Ｃ
内部に格納されているか否かを比、較するように指示す
る命令（Ｃｏｍｐ ｅｎａｂｌｅ ）を与える。該比較
器１ｄはこのｃｏｎ＋ｐ ｅｎａｂｌｅ命令を受けると
、バッフ７メモリ１ｂから読込んだコマンドＣＭＤがＴ
ＩＣであるかどうかを検出する。そして、読込んだコマ
ンドがＴＩＣであった場合には、ＴＩＣの指定するアド
レスとアドレスレジスタ１Ｃ内のデータとを比較し、一
致するものがあればそのアドレスに対応するバッファメ
モリ１ｂの一致したアドレスレジスタの当該箇所を示す
ポインタ及び一致がとれたことを条件コード（ＣＧ）と
してμＰＵ１ａに与える。
μＰＬ１１ａは比較器１ｄより送られてくる条件コード
ＣＣにより条件（コマンドがＴＩＣであること及びデー
タアドレスがアドレスレジスタ１Ｃ内部に格納されてい
ること）を知ることができ、又、内部レジスタ１Ｃ内の
ポインタによってＣＣＷの内容を知ることができる。以
後、バッファメモリ１ｂの内容により入出力動作を進め
ることによりチャネルプログラムのループを実行するこ
とができる。ここで、例えば第４図のＣＣＷ４のような
チャネルコマンド語の場合には、スイッチ１ｅを介して
バッファメモリ１ｂの内容を入出力制御装置へ出力する
。
ＣＣにより条件（コマンドがＴＩＣであること及びデー
タアドレスがアドレスレジスタ１Ｃ内部に格納されてい
ること）を知ることができ、又、内部レジスタ１Ｃ内の
ポインタによってＣＣＷの内容を知ることができる。以
後、バッファメモリ１ｂの内容により入出力動作を進め
ることによりチャネルプログラムのループを実行するこ
とができる。ここで、例えば第４図のＣＣＷ４のような
チャネルコマンド語の場合には、スイッチ１ｅを介して
バッファメモリ１ｂの内容を入出力制御装置へ出力する
。
尚、若しＴＩＣを検出してもアドレスレジスタ１Ｃに一
致するアドレスデータが格納されていない場合には、条
件コードＣＣには不一致が示される。この場合には、チ
ャネルプログラムはループを形成していないか又はルー
プが大きくバッファリングが不完全であると判断される
。この時、μＰＵ１ａは主記憶装置５からＣＣＷを読出
すために、主記憶制御装置７に対してアクセス要求を出
す。これ以降の動作は、従来の主記憶制御装置に対する
アクセスと同じである。
致するアドレスデータが格納されていない場合には、条
件コードＣＣには不一致が示される。この場合には、チ
ャネルプログラムはループを形成していないか又はルー
プが大きくバッファリングが不完全であると判断される
。この時、μＰＵ１ａは主記憶装置５からＣＣＷを読出
すために、主記憶制御装置７に対してアクセス要求を出
す。これ以降の動作は、従来の主記憶制御装置に対する
アクセスと同じである。
［発明の効果］
以上詳細に説明したように、本発明によれば、主記憶制
御装置内のチャネルプログラムを一時的に格納すること
ができるバッファメモリをチャネル制御装置内に設ける
ことにより、チャネルプログラムがループを形成する場
合でもその度に主記憶装置にアクセスする必要がなくな
るので、システム（特にメモリアクセス）のオーバーヘ
ッドを著しく低減することができるチャネル制御システ
ムを提供することができる。
御装置内のチャネルプログラムを一時的に格納すること
ができるバッファメモリをチャネル制御装置内に設ける
ことにより、チャネルプログラムがループを形成する場
合でもその度に主記憶装置にアクセスする必要がなくな
るので、システム（特にメモリアクセス）のオーバーヘ
ッドを著しく低減することができるチャネル制御システ
ムを提供することができる。
第１図は本発明の原理ブロック図、
第２図は本発明は一実施例を示す要部構成図、第３図は
従来システムの構成例を示す図、第４図はチャネルプロ
グラム例を示す図である。 第１図において、 １はチャネル制御Ｉｌ装置、 １ａはμＰＵ１ １ｂはバッファメモリ、 ２は入出力装置、 ３は入出力制御装置、 ４は通信線、 ５は主記憶装置、 ６はｃｐｕ。 ７は主記憶制御装置である。
従来システムの構成例を示す図、第４図はチャネルプロ
グラム例を示す図である。 第１図において、 １はチャネル制御Ｉｌ装置、 １ａはμＰＵ１ １ｂはバッファメモリ、 ２は入出力装置、 ３は入出力制御装置、 ４は通信線、 ５は主記憶装置、 ６はｃｐｕ。 ７は主記憶制御装置である。
Claims (1)
- 【特許請求の範囲】 μＰＵ（１ａ）により制御されるチャネル制御装置（１
）と入出力装置（２）とが入出力制御装置（３）を介し
て接続されたチャネル制御システムにおいて、 チャネル制御装置（１）内に主記憶装置（５）からのチ
ャネルコマンド語（ＣＣＷ）を一時的に格納するバッフ
ァメモリ（１ｂ）を設け、 入出力制御装置（３）との間でのチャネルプログラム実
行時に、前記バッファメモリ（１ｂ）に格納されたチャ
ネルコマンド語を参照して実行するように構成したこと
を特徴とするチャネル制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31470687A JPH01154268A (ja) | 1987-12-10 | 1987-12-10 | チャネル制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31470687A JPH01154268A (ja) | 1987-12-10 | 1987-12-10 | チャネル制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01154268A true JPH01154268A (ja) | 1989-06-16 |
Family
ID=18056574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31470687A Pending JPH01154268A (ja) | 1987-12-10 | 1987-12-10 | チャネル制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01154268A (ja) |
-
1987
- 1987-12-10 JP JP31470687A patent/JPH01154268A/ja active Pending
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