JPH01155654A - 相補型集積回路 - Google Patents

相補型集積回路

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JPH01155654A
JPH01155654A JP62313587A JP31358787A JPH01155654A JP H01155654 A JPH01155654 A JP H01155654A JP 62313587 A JP62313587 A JP 62313587A JP 31358787 A JP31358787 A JP 31358787A JP H01155654 A JPH01155654 A JP H01155654A
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JP
Japan
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silicon oxide
well
type semiconductor
semiconductor substrate
integrated circuit
Prior art date
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Pending
Application number
JP62313587A
Other languages
English (en)
Inventor
Koji Kawada
浩二 川田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH01155654A publication Critical patent/JPH01155654A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は相補型集積回路に関し、特にＣＭＯ８集積回路
関する。
〔従来の技術〕
第２図に示す様に従来のＣＭＯ３：ｊ＆積回路はＰ型半
導体基板６内にｐＭＯＳトランジスタ形成用のＮウェル
１を設けた構造となっている。Ｎウェル１は、Ｐ型半導
体基板６内に逆バイアス状態に電位を与えられている。
３，４はＮウェル１に設けられたＰ４領域で、９ＭＯ３
）−ランジスタのソース・ドレイン領域、８，９はＰ型
半導体基板のＰ領域に設けられたＮ＋領領域、ｎＭＯ３
）ランジスタのソース・トレイン領域である。
〔発明が解決しようとする問題点〕
上述した従来の相補型集積回路には、寄生ＮＰＮラテラ
ルトランジスタ１０と、寄生ＰＮＰ）ランジスタ５とで
構成される寄生サイリスタが不可避的に存在し、ある量
のトリガー電流が流入すると、寄生ＮＰＮトランジスタ
１０と寄生Ｎ　Ｐ　Ｎ　Ｉ−ランジスタ５との間に正帰
還が生じてラッチアップを生じ易いという欠点がある。
〔問題点を解決するための手段〕
本発明の相補型集積回路は、第１導電型半導体基板に第
２導電型ウェルを設けてなる相補型集積回路において、
前記第２導電型ウェルとその周囲の第１導電型半導体領
域との境界に絶縁層が設けられているというものである
。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
第１図は本発明の一実施例を示す半導体チップの断面図
である。
この実施例は、シリコンからなるＰ型半導体基板６に設
けられたＮウェル１とその周囲のＰ型半導体領域との境
界に酸化シリコン層１１として示す絶縁層が設けられて
いるというものである。
酸化シリコン層１１のうちウェルの側面部は、半導体基
板に溝を掘り、熱酸化法で酸化すればよく、必要ならば
更にノンドープ多結晶シリコン等で充填する工程を追加
すればよい。つまり、トレンチ絶縁分離法を用いればよ
い９又、ウェル底部の酸化シリコン膜の形成は、酸素イ
オンを所定深さに注入し、熱処理を行って酸化物に変換
すればよい。例えば、加速電圧１００ｋｅＶ。
ドーズ量５Ｘ１０１８ｃ＋ｎ−’で酸素イオンを注入し
、１２００℃、１００分の熱処理で、表面から０．３μ
ｍの深さに、厚さ０．１μｍの酸化シリコン膜を形成す
ることができる。
酸素だけでなく窒素をイオン注入したのち熱処理を施し
、窒化シリンコン膜を形成してもよい。
更に、酸素と窒素の両方を注入して熱窒化シリコ膜を形
成してもよい。
この絶縁層の存在により寄生トランジスタ間に抵抗ｒ（
１，Ｒ２が挿入されていることになるので、ラッチアッ
プ耐量は著しく増大する。
〔発明の効果〕
以上説明したように本発明は、ウェルと半導体基板との
境界に絶縁膜が設けられているので、寄生サイリスタに
正帰還が発生することを抑え、相補型集積回路のラッチ
アップを防止できるという効果がある。尚、以上の説明
でＰをＮ、ＮをＰに導電型を変更しても同様に本発明を
適用できることはいうまでもない。
【図面の簡単な説明】
第１図及び第２図はそれぞれ本発明の一実施例及び従来
例を示す半導体チップの断面図である。 １・・・Ｎウェル、２・・・Ｎ“領域、３，４・・・Ｐ
＋領域、５・・・寄生ＰＮＰトランジスタ、６・・・Ｐ
型半導体基板、７．８・・・Ｎ＋領領域９・・・Ｐ＋領
域、１０・・・寄生ＮＰＮ）ランジスタ、１１・・・酸
化シリコン層。

Claims (1)

    【特許請求の範囲】
  1. 　第１導電型半導体基板に第２導電型ウェルを設けてな
    る相補型集積回路において、前記第２導電型ウェルとそ
    の周囲の第１導電型半導体領域との境界に絶縁層が設け
    られていること特徴とする相補型集積回路。
JP62313587A 1987-12-11 1987-12-11 相補型集積回路 Pending JPH01155654A (ja)

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