JPH01155656A

JPH01155656A - 半導体記憶装置

Info

Publication number: JPH01155656A
Application number: JP62314024A
Authority: JP
Inventors: Shinichiro Kimura; 紳一郎木村; Yoshifumi Kawamoto; 川本　佳史; Hideo Sunami; 英夫角南
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-12-14
Filing date: 1987-12-14
Publication date: 1989-06-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、微細であって容量が大きなりＲＡＭ用電荷蓄
積キャパシタの製造方法に関するものである。

〔従来の技術〕

ＤＲＡＭの高集積化は、いわゆるスケーリング則と呼ば
れる素子寸法の微細化に沿って達成されてきた。しかし
、微細化に伴う？ＳＳ積置量減少のために、ＳＮ比の低
下やα線による信号反転等の弊害が顕在化し、信頼性の
維持が大きな課題になっている。

このため、蓄積容量を増加させることができるメモリセ
ル構造として、特開昭６１−５５２５８号に記載のよう
に、ＷＩ＆容量容量一部をスイッチ用トランジスタや素
子間分離用酸化膜の上に積み上げた。

積層容量型セル（Ｓ　Ｔ　Ｃ：　５ｔａｃｋｅｄ　Ｃａ
ｐａｃｉｔｏｒ）が、従来の平面型キャパシタに代ねる
ものとして期待されるようになってきた。

従来のＳＴＣセルの断面図を第３図に示す。まず始めに
、その製造方法と特徴を部用に説明する。

まず、単結晶半導体基板３・１上に各々の素子を電気的
に分離するための酸化膜３・２を成長させる。つぎに、
トランジスタのゲート酸化膜３・４を熱酸化法を用いて
成長させる。ゲート電極３・５として不純物を含む多結
晶シリコンを堆積させ、それを、公知のホトリングラフ
ィ法およびドライエッチ法を用いて加工したのち、イオ
ン打込み法等を用いて、半導体基板３・１とは導電型の
異なる不純物拡散層３・３を形成する。つぎに、電荷蓄
積用キャパシタ部を作るために、不純物拡散層に接触す
るように、同じ導電型の多結晶シリコン３・６．３・７
を公知のＣＶＤ法を用いて堆積する。

ここで、多結晶シリコン３・６はビット線３・１１と拡
散層３・３を電気的に接続するパッド導体層となり、多
結晶シリコン３・７は蓄積容量部を形成する。この時、
多結晶シリコン３・７はゲート電極や素子間分離用酸化
膜の上にも形成されるため、従来の基板平面だけを利用
する平面型キャパシタ構造に較べて、容量値を増加させ
ることができる。次に、多結晶シリコン３・７上にキャ
パシタ絶縁膜３・８を形成し、さらに、プレート電極３
・９となる導体層を堆積して蓄積容量部を完成させる。

次に、層間絶ａ膜３・１０を堆積させて、多結晶シリコ
ンのパッド導体層３・６に対してコンタクトホールを開
口した後、ビット線３・１１を形成する。

以上のように、基板平面上にのみキャパシタを形成する
平面型のＤＲＡＭに比べて、ＳＴＣは蓄積容量を大きく
できるという利点がある。

〔発明が解決しようとする問題点〕

しかし、上記従来のＳＴＣでは、素子の微細化とともに
キャパシタ容量が低下してしまうという構造上の問題が
あり、メモリセル面積をあまり小さくすることはできな
い。これは、ビット線３・１１のコンタクト孔を開口す
る際に、ビット線とプレート１ｔｔｉ３・９のショート
を防ぐためには、コンタクト孔とプレート電極３・９と
の間に加工の寸法的な余裕を考慮しなければならないこ
とに起因している。

また、第３図に示したように、コンタクト部にパッド導
体層３・６を設けた構造では、パッド層とプレート電極
とのショートを防ぐための余裕が、セル面積の縮少を妨
げる。しかも、このパッド／プレート間、プレート／コ
ンタクト孔間の合わせ相関は高次になるため、余裕も大
きくとらなければならない。仮に、パッド層を無くし、
ピッｌ−線が直接基板の拡散層と接触するようにしても
、コンタクト孔とワード電極３・５との余裕が新たに必
要となり、パッド／プレート間の余裕がなくなった効果
を相殺してしまう。

このように、従来構造のＳＴＣでは、大きな合わせ余裕
を必要とするため、蓄積容量部３・７の面積が制限され
、結果的に容量が小さくなってしまうという問題があっ
た。

本発明の目的は、従来のＳＴＣセルと同じように、スイ
ッチ用トランジスタの上部に積み上げた導電体層をキパ
シタの一方の電極として用いながらも、設計上大きな余
裕を必要とするコンタクト孔とプレート電極との合わせ
関係を無くすることによって、微細化してもキャパシタ
の面積を大きくすることが可能な半導体記憶装置を提供
することにある。

〔問題点を解決するための手段〕

第１図は、本発明による半導体記憶装置の断面図を示し
たものである。従来構造のＳＴＣで問題となったコンタ
クト孔とプレート電極間の合わせ余裕、もしくは、パッ
ド導体層とプレート電極間の合わせ余裕を無くすために
、以下のような構造に改良した。

まず、コンタクト孔とプレート電極１・１０間の合わせ
余裕を無くすために、プレート電極１・１０を被覆する
層間絶縁膜１・１１，１・１２がマスク合せの必要なく
自己整合的に形成されるようにした。すなわち、プレー
ト電極１・１ｏを加工する際、プレート電極上に被着さ
せた層間絶縁膜１・１１も同時に加工し、露出したプレ
ート電極の側壁は、再度被着させた絶縁膜のうち、公知
のイオン等を用いた異方性ドライエッチ法によって選択
的に残った膜１・１２で被覆する。この結果、プレート
電極が絶縁されるとともに、同時にスイッチング用トラ
ンジスタの拡散層領域、もしくは、それにつながるパッ
ド導体層１・６が露出する。そして、接続用導体層１・
１３として段差被覆性の良い多結晶シリコン等を堆積さ
せれば、ビット線１・１５のコンタクト孔はプレート電
極１・１０の上部に開口することができるようになる。

この結果、プレート電極１・１０とコンタクト孔の合わ
せ余裕は本質的に無くなる。ここでは、接続用導体層１
・１３を用いてスイッチング用トランジスタの拡散層領
域とビット線を継いだが、この接続用導体層１・１３を
そのままビット線として用いることも可能なのは言うま
でもない。

側壁にのみ絶縁膜を選択的に残る異方性ドライエッチは
、パッド導体層１・６である多結晶シリコンを下敷きと
して行う。このパッド導体層によって、ゲート電極１・
４を被う絶縁膜の削れを防ぐことができる。その結果ド
ライエッチの制御性が向上し、ひいては側壁に残す絶縁
膜１・】２をＦ［くすることができるために、プレート
電極１・１０とビット線１・１５間の絶縁性を向上させ
ることができる。このパッド導体層１・６は蓄積容量部
１・８とは別の層で形成するため、蓄積容量部やプレー
ト電極にパターン形状を制限されることはない。

なお、第１図において、１・１は半導体基板。

１・２は素子間分離用酸化膜、１・３はゲート酸化膜、
１・４はゲート電極、１・５は拡散層、１・６はパッド
導体層、１・７は層間絶縁膜、１・８は蓄積容量部、１
・９はキャパシタ絶縁膜、１・１０はプレート電極、１
・１１はプレート電極上の層間絶縁膜、１・１２はプレ
ート電極の側壁絶縁膜、１・１３は接続用導体層、１・
１４は層間絶縁膜、１・１５はビット線である。

〔作用〕

第１図に示した本発明の半導体記憶装置では、プレート
電極１・１０とビット線につながる接続用導体層１・１
３との電気的な絶縁が、特別なマスクパターンを必要と
せずに行える。このため、プレート電極の開口部は、接
続用導体層１・１３が被着性よく堆積できる程度の穴径
であれば良い。

この結果、プレート電極で被覆されている蓄積容量部の
面積を大きくとることができ、従来のＳＴＣ構造に比べ
、セル面積を縮少した時の蓄積容量の減少が大幅に抑え
られる。また、側壁絶縁膜１・１２を残す際の異方性ド
ライエッチは、パッド導体層を下敷きとして行なわれる
ため、オーバーエツチングによってゲート電極１・４を
被っている絶縁が削られるという心配もない。このため
。

側壁絶縁膜１・１２を厚くすることができ、プレート電
極１・１０の絶縁性を向上させることができるという効
果がある。

〔実施例〕

以下、本発明の詳細な説明する。

〔実施例１〕まず、第２図（ａ）に示すように、半導体乍結晶基板１
・１に素子間を電気的に分離するための比較的厚い酸化
膜１・２を、公知のＬＯＣＯ８法等を用いて成長させる
。膜厚は２００〜１０１０００ｎ度が望ましい。次にゲ
ート酸化膜１・３を熱酸化法を用いて１０〜１１００ｎ
成長させた後に、ゲート電極となる低抵抗多結晶シリコ
ント４を加工する。そして、基板とは導電型の違う拡散
層１・５をイオン打込み法等を用いて自己整合的に形成
する。その後、打ち込まれた不純物を活性化させるため
に８００−１０００℃程度の熱処理を加える。第２図（
ａ）では、公知の電界緩和型の拡散層構造を用いている
が、それ以外の構造でもなんら問題はない。

次に、第２図（ｂ）に示したように、基板上に接触して
いるゲート電極１・４にはさまれた部分にのみ、パッド
導体Ｍ９１・６を形成する。このパッド導体層は多結晶
シリコンで形成し、拡散層１・５と導電型を同じにする
た芽に、不純物を打ち込む。この不純物の導入に際して
は、基板内１・１の拡散層の不純物分布をくずさない条
件で行なわなければならない。パッド導体層の膜厚とし
ては１００〜３００ｎｍ程度が望ましい。

次に第２図（ｃ）のようにこの上に絶縁膜１・７を公知
のＣＶＤ法等を用いて堆積させ、素子間分離用の厚い酸
化膜１・２上に乗ったゲート電極と、基板上のゲート電
極にはさまれた基板表面のみを開口する。絶縁膜厚は１
００〜３００ｎｍ程度が望ましい。

次に第２図（ｄ）のように、蓄積容量部の一方の電極と
なる層１・８を堆積し、基板内の拡散層と同一の導電型
にした後、第２図（ｃ）で開口した部分の上にのみ選択
的に残る。蓄積容量部の材質としては多結晶シリコンが
最適であり、膜厚は１００〜５００ｎｍ程度が望ましい
。このような蓄積容量部にすることで、蓄積容量部の側
壁をも利用できるために、微少なセル面積でも、動作上
十分な容量を得ることができるようになる。この多結晶
シリコン表面上に５〜５０ｎｍ程度のキャパシタ絶縁膜
１・９を形成する。キャパシタ絶縁膜としては、多結晶
シリコンを熱酸化することによって形成した５ｉＯｚ膜
、もしくは、５ｉＯｚと５ｉａＮ４の多層膜、五酸化タ
ンタルなどの高誘電率絶縁膜が使用できる。

次に、第２図（ｅ）に示すように、キャパシタ絶縁膜全
体を覆うプレート電極１・１０と層間絶縁膜１・１１を
堆積させ、所望の部分だけを残して他を除去する。この
プレート電極１・１０としては、低抵抗多結晶シリコン
やタングステン、モリブデン等の高融点金属を用いる。

本発明の半導体記憶装置においては、このプレート電極
を加工する際に、プレート電極上に堆積させた層間絶縁
膜も同時に加工する。

その後、第２図（ｆ）に示したように、再び層間絶縁膜
を堆積させ、公知のドライエツチング法などを用いて全
面を異方性エツチングすると、プレート電極とその上の
層間絶縁膜の側壁にのみ絶縁膜１・１２が残り、プレー
ト電極が完全に絶縁される。しかも、この工程はエツチ
ング用のマスクを必要としない。この時、パッド導体Ｍ
１・６が露出するような条件でエツチングする。

この上に、第２図（ｇ）に示したように、パッド層１・
６とオーミックな接触を取る接続用導体層１・１３を形
成し、必要な部分のみを残す。本発明では、この導体層
として不純物を入れた多結晶シリコンを用いた。多結晶
シリコンは公知の気相成長法で形成するが、段差の被覆
性が良いため、このように、段差の著るしい所に適して
いる。しかし、材料として多結晶シリコンに限るもので
はない。また、同図（ｇ）では、接続用導体層１・１３
を形成した後、層間絶縁膜１・１４で被覆し、あらため
て、ビット線１・１５となる配線層を形成している。し
かし、接続用導体層１・１３をそのままビット線として
使用できることは言うまでもない。

以上のような工程によって、第１図に示した本発明の半
導体記憶装置が完成する。

〔実施例２〕第４図は１本発明の第２の実施例を示したものである。

第４図の構造の大きな特徴は、ビット線コンタクトが形
成される２本のワード線のすき間に、パッド導体層４・
６を埋めこんだ点にある。

こうすることによって、接続用導体層の下にできる段差
が軽減され、かつ、プレート電極４・１゜を自己整合的
に絶縁する際のドライエツチングが容易になる。

このパッド導体層の埋め込みには、多結晶シリコンの選
択的なエビタキャル法や、−度厚く多結晶シリコンを堆
積させ、その全面をエツチングし。

一部にのみ平坦な多結晶シリンを残すという、公知のエ
ツチング法等を用いた。

ここで、４・１は半導体基板、４・２は素子間分離用酸
化膜、４・３は拡散層、４・４はゲート酸化膜、４・５
はゲート電極、４・６はパッド導体層、４・７，４・１
１，４・１２．４・１４は層間絶縁膜、４・８は蓄積容
量部、４・９はキャパシタ絶縁膜、４・１ｏはプレート
電極、４・１３は接続用導体層、４・１５はビット線で
ある。

〔実施例３〕第５図には１本発明の第３の実施例を示した。

本構造の特徴は、蓄積容量部５・８の下にもパッド導体
層５・６を敷いた点にある。第１の実施例である第１図
においては、パッド導体層１・６は、接続用導体Ｍ１・
１３の下にのみ配置した。しかし、この構造では、蓄積
容量部１・８と基板内の拡散層を接続させるための開口
部を開ける際のドライエッチが難かしくなり、蓄積容量
部１・８とゲート電極１・４とのショートが発生する恐
れがある。これに対して、第５図のように、蓄積容量部
５・８の下にパッド導体Ｐ：Ｊ５・６を配置することに
よって、上記の開口部のドライエッチはパッド導体層５
・６を下地として行うことができ、ドライエツチングの
マージンが大幅に向上する。

ここで、５・１は半導体基板、５・２は素子間分離用酸
化膜、５・３は拡散層、５・４はゲート絶縁膜、５・５
はゲート電極、５・６はパッド導体層、５・７，５・１
１，５・１２，５・１４は層間絶縁膜、５・８は？Ｓ積
容量部５・９はキャパシタ絶縁膜、５・１０はプレート
電極、５・１３は接続用導体層、５・１５はビット線で
ある。

〔発明の効果〕

第１図に示した本発明によれば、プレート電極１・１０
が接続用導体層１・１３に対して自己整合的に絶縁され
る。このため、第３図に示した従来構造の記憶装置と比
べて、プレート電極３・９とパッド導体層３・６との余
裕を考える必要がないという特徴がある。この結果、上
記の合わせ余裕に基づく蓄積容量部の面積的な制限がな
くなり、従来構造に比べて、同じ記憶装置に対して大き
な蓄積容量値を得ることができろ。

さらに、本発明においては、プレート電極１・１０を自
己整合的に絶縁する際の絶縁膜の加工が、パッド導体層
１・６自体をドライエツチングの下地として行える。こ
のため、パッド導体層がない場合には、ゲート電極１・
４と接続用導体層１・１３とのショートを防ぐためにも
、ドライエッチで削る絶縁膜厚を薄くしなければならな
い。この結果、プレート電極１・１０の側壁を被う絶縁
膜も薄くなり、絶縁耐圧が低くなるという欠点がある。

これに対して、本発明においては、側壁絶縁膜１・１２
を厚くしても、その加工時にゲート電極１・４を被う絶
縁膜を削る心配はない。そのため、プレート電極１・１
０の絶縁の信頼性が著しく向上するという効果がある。

第６図は、本発明の記憶装置の平面レイアウト図を示し
たものである。０．５μｍのデザインメー　４ルを用い
てレイアウトしており、その結果、ワードピッチで１．
２μｍ、データピッチで２．８μｍ、セル面積として約
３．３μｍ”の記憶装置が得られた。このような微小な
記憶装置においても、蓄積容量部の面積として３．６μ
ｍ２が得られるでいる。

なお、この値は、蓄″積容量部に３５０ｎｍの多結晶シ
リコンを用いた場合である。仮に５ｎｍのキャパシタ絶
縁膜を用いたとすると２５ｆＦの蓄積容量が得られる。

このような微小な記憶装置では、電源電圧が３．３　ｖ
に減少し、かつ、ハーフＶｃｃプレートを採用すると考
えると、本記憶装置には４１ｆＣの電荷が蓄えられるこ
とになる。本記憶装置のα線に対する臨界電荷量は２０
ｆＣ以下であるから、誤動作の心配はまったくない。

以上のように、本発明の記憶装置によれば、微小な装置
において、回路動作上十分な蓄積電荷量が確保でき、ひ
いては、１６メガビツト以上の大規模なりＲＡＭの製造
が可能となる。

【図面の簡単な説明】

第１図は本発明の半導体記憶装置の断面図、第２図は本
発明の半導体記憶装置の製造工程を示す断面図、第３図
は従来構造の半導体記憶装置の断面図、第４図、第５図
は他の実施例を示す断面図、第６図は本発明の半導体記
憶装置の平面レイアウト図である。１・１・・・半導体基板、１・２・・・素子間分離用酸
化膜、１・３・・・ゲート酸化膜、１・４・・・ゲート
電極、１・５・・・拡散層、１・６・・・パッド導体層
、１・７゜１・１１，１・１２，１・１４・・・層間絶
縁膜、１、８−？９積容量部、１・９・・・キャパシタ
絶縁膜、１・１ｏ・・・プレート電極、１・１３・・・
接続用導体第　２図（＾）（Ｃ／）第２図第２図（＋）（リドＩ５ビ１ソト籠

Claims

【特許請求の範囲】１、ひとつのスイッチ用トランジスタと、ひとつの電荷
蓄積用キャパシタを最小単位とする半導体記憶装置にお
いて、特に、該電荷蓄積用キャパシタを構成する導体層
の一部が該スイッチ用トランジスタの上部に配置され構
造を有する半導体記憶装置において、基板を構成する第
１半導体の中に形成した第２半導体層の少なくとも一部
と表面で電気的に接触する第１導体層と、該第１導体層
の少なくとも一部とは電気的に絶縁され、かつ、該第２
半導体層の少なくとも一部と電気的に接触する第２導体
層と、該第２導体層の表面に形成したキャパシタ絶縁膜
を介して接触する第３導体層と、該第３導体層とは電気
的に絶縁され、かつ、該第１導体層の少なくとも一部を
通して、該第２半導体層の少なくとも一部と電気的に接
続する第４導体層を有することを特徴とする半導体記憶
装置。２、該第１、第２導体層として不純物を含む多結晶シリ
コンを用い、該第３、第４導体層として、不純物を含む
多結晶シリコン、もしくは金属、もしきは金属とシリコ
ンの化合物、もしくは金属をその構成元素の一部とする
化合物を用いることを特徴とする、特許請求の範囲第１
項記載の半導体記憶装置。