JPH01158568A - 乗算回路 - Google Patents
乗算回路Info
- Publication number
- JPH01158568A JPH01158568A JP31704687A JP31704687A JPH01158568A JP H01158568 A JPH01158568 A JP H01158568A JP 31704687 A JP31704687 A JP 31704687A JP 31704687 A JP31704687 A JP 31704687A JP H01158568 A JPH01158568 A JP H01158568A
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- JP
- Japan
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- circuit
- multiplier
- multiplication
- supplied
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は有限体の乗算回路に係り、特に符号演算処理
回路で使用される乗算回路に関する。
回路で使用される乗算回路に関する。
（従来の技術）
複数次既約多項式どうしの乗算をハードウェアを用いて
行なう場合、従来では第６図のブロック図に示すように
、被乗数と乗数とを多項式積係数計算回路５０に供給し
て多項式積係数を演算し、さらにこの多項式積係数を多
項式除算回路５１に供給することによって乗算結果を得
るようにしている。
行なう場合、従来では第６図のブロック図に示すように
、被乗数と乗数とを多項式積係数計算回路５０に供給し
て多項式積係数を演算し、さらにこの多項式積係数を多
項式除算回路５１に供給することによって乗算結果を得
るようにしている。
ところが、このようなハードウェアを用いた乗算の場合
は被乗数と乗数の全てのビットとが同時に供給されるた
め、被乗数及び乗数のビット数が多くなってくるとハー
ドウェア量がビット数の２乗に比例して増加するという
問題がある。このため、従来回路では集積回路化する際
にチップ面積が大きくなり、価格が高価となる欠点があ
る。
は被乗数と乗数の全てのビットとが同時に供給されるた
め、被乗数及び乗数のビット数が多くなってくるとハー
ドウェア量がビット数の２乗に比例して増加するという
問題がある。このため、従来回路では集積回路化する際
にチップ面積が大きくなり、価格が高価となる欠点があ
る。
（発明が解決しようとする問題点）
このように従来の乗算回路ではハードウェア量が多く必
要であり、集積回路化する際にチップ面積が大きくなっ
て、チップの製造価格が高価となる問題がある。
要であり、集積回路化する際にチップ面積が大きくなっ
て、チップの製造価格が高価となる問題がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、少ないハードウェア量で構成するこ
とができ、もって集積回路化する際のチップの製造価格
を安価にすることができる乗算回路を提供することにあ
る。
あり、その目的は、少ないハードウェア量で構成するこ
とができ、もって集積回路化する際のチップの製造価格
を安価にすることができる乗算回路を提供することにあ
る。
［発明の構成］
（問題点を解決するための手段）
この発明の乗算回路は、被乗数Ａの各係数値を保持しこ
れらを順次基底倍した値を生成する第１の回路と、上記
乗数Ｂの各係数値が順次供給されこの係数値と上記第１
の回路で生成された値との積を計算して保持すると共に
、乗数Ｂの異なる係数値が供給された際にこの係数値と
上記第１の回路で生成された値との積を計算し、この計
算結果と予め保持している計算結果との和を計算する第
２の回路とを具備し、上記第２の回路に乗数Ｂの最終の
係数値が供給された後に上記第２の回路で計算された和
の値を乗算結果として出力するように構成したことを特
徴とする。
れらを順次基底倍した値を生成する第１の回路と、上記
乗数Ｂの各係数値が順次供給されこの係数値と上記第１
の回路で生成された値との積を計算して保持すると共に
、乗数Ｂの異なる係数値が供給された際にこの係数値と
上記第１の回路で生成された値との積を計算し、この計
算結果と予め保持している計算結果との和を計算する第
２の回路とを具備し、上記第２の回路に乗数Ｂの最終の
係数値が供給された後に上記第２の回路で計算された和
の値を乗算結果として出力するように構成したことを特
徴とする。
（作用）
被乗数の各係数値は始めに一度に供給され、各係数値を
順次基底倍した値が生成される。基底倍された被乗数の
各係数値に対し乗数の一部の係数値との積が計算され、
これらの積が順次累算されることにより最終的に乗算結
果が得られる。
順次基底倍した値が生成される。基底倍された被乗数の
各係数値に対し乗数の一部の係数値との積が計算され、
これらの積が順次累算されることにより最終的に乗算結
果が得られる。
このような乗算回路によれば、一部のハードウェアを繰
返して使用することになるので、従来のように被乗数と
乗数の全てのビットが同時に供給される場合と比較して
ハードウェア量を大幅に削減することができる。
返して使用することになるので、従来のように被乗数と
乗数の全てのビットが同時に供給される場合と比較して
ハードウェア量を大幅に削減することができる。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明に係る乗算回路の一実施例による構成
を示すブロック図である。被乗数保持／基底倍計算回路
１０は、リセット信号が供給されている期間に複数ビッ
トからなる被乗数の各係数値を保持する。その後、図示
しないクロック信号に同期してこれらの各係数値を基底
倍した値を順次計算する。
を示すブロック図である。被乗数保持／基底倍計算回路
１０は、リセット信号が供給されている期間に複数ビッ
トからなる被乗数の各係数値を保持する。その後、図示
しないクロック信号に同期してこれらの各係数値を基底
倍した値を順次計算する。
上記被乗数保持／基底倍計算回路ＩＯでその都度計算さ
れた被乗数の各係数値は乗数入力乗算回路１１に並列に
供給される。この乗数入力乗算回路１１には複数ビット
からなる乗数の係数値が一部ずつ、例えば１ビツトずつ
入力される。そして、乗数入力乗算回路１１は被乗数保
持／基底倍計算回路ＩＯから並列に供給される被乗数の
各係数値に対して乗数の係数値との積を計算し、その計
算結果を一時的に保持する。次に、乗数入力乗算回路１
１は被乗数保持／基底倍計算回路ｌＯから供給される次
の被乗数の係数値と乗数の次の係数値との積を計算する
。そして、その計算結果と予め保持していた前の積の計
算結果との和を計算し、新たな結果として保持する。こ
のような計算が必要に回数だけ繰返して実行されること
により、乗数入力乗算回路１１で最終的な乗算結果が得
られる。
れた被乗数の各係数値は乗数入力乗算回路１１に並列に
供給される。この乗数入力乗算回路１１には複数ビット
からなる乗数の係数値が一部ずつ、例えば１ビツトずつ
入力される。そして、乗数入力乗算回路１１は被乗数保
持／基底倍計算回路ＩＯから並列に供給される被乗数の
各係数値に対して乗数の係数値との積を計算し、その計
算結果を一時的に保持する。次に、乗数入力乗算回路１
１は被乗数保持／基底倍計算回路ｌＯから供給される次
の被乗数の係数値と乗数の次の係数値との積を計算する
。そして、その計算結果と予め保持していた前の積の計
算結果との和を計算し、新たな結果として保持する。こ
のような計算が必要に回数だけ繰返して実行されること
により、乗数入力乗算回路１１で最終的な乗算結果が得
られる。
第２図は上記第１図の実施例回路を具体的に示した回路
図である。なお、この第２図の乗算回路は、ＧＦ（２８
）の被乗数及び乗数の乗算を、乗数の係数を１ビツトず
つ供給することによって行なう場合のものである。この
場合、ＣＦ（２８）のｘ８＋ｘ４＋ｘ３＋ｘ２＋ＩＩＭ
Ｏの解αを元に（１，α、α２．α３．α４．α５．α
６．α７）を基底として係数体ＧＦ （２）−（０，１
１をとる。なお、上記方程式はＧＦ （２）上の８次既
約多項式であればどのようなものであってもよく、ここ
では例えば被乗数Ａをａ。＋ａ１α＋ａ２ ａ２＋−・
＋ａ７ ａ７、乗数Ｂをｂ□ ＋ｂｌ ａＩｂ２α２＋
・・・＋ｂ７α７とし、両者の乗算を行なう場合を例に
して説明する。
図である。なお、この第２図の乗算回路は、ＧＦ（２８
）の被乗数及び乗数の乗算を、乗数の係数を１ビツトず
つ供給することによって行なう場合のものである。この
場合、ＣＦ（２８）のｘ８＋ｘ４＋ｘ３＋ｘ２＋ＩＩＭ
Ｏの解αを元に（１，α、α２．α３．α４．α５．α
６．α７）を基底として係数体ＧＦ （２）−（０，１
１をとる。なお、上記方程式はＧＦ （２）上の８次既
約多項式であればどのようなものであってもよく、ここ
では例えば被乗数Ａをａ。＋ａ１α＋ａ２ ａ２＋−・
＋ａ７ ａ７、乗数Ｂをｂ□ ＋ｂｌ ａＩｂ２α２＋
・・・＋ｂ７α７とし、両者の乗算を行なう場合を例に
して説明する。
被乗数保持／基底倍計算回路ｌＯは、８個の選択／保持
回路１２０−１２７と、３個の２ビツト排他的論理和回
路１３２ 、１３３ 、１３４とから構成されている。
回路１２０−１２７と、３個の２ビツト排他的論理和回
路１３２ 、１３３ 、１３４とから構成されている。
上記８個の選択／保持回路１２はそれぞれ被乗数Ａの各
ビットの係数ａＯ＋ ａＩ ＋ ａ２ ＋ ・・・
ａ７それぞれ、もしくはその基底倍されたものの係数を
保持するためのものである。これら８個の選択／保持回
路１２では基本的には前段のキャリーアウトが後段のキ
ャリーインとして順次供給され、さらに終段の選択／保
持回路１２７のキャリーアウトが初段の選択／保持回路
１２．にキャリーインとして供給される。αの項の係数
ａ、を保持する選択／保持回路１２．のキャリーアウト
は排他的論理和回路１３２を介してその後段の選択／保
持回路１２２に供給されるようになっており、排他的論
理和回路１３２の他方入力には終段の選択／保持回路１
２７のキャリーアウトが供給される。α２の項の係数ａ
２を保持する選択／保持回路１２２のキャリーアウトは
排他的論理和回路１３３を介してその後段の選択゛／保
持回路１２３に供給されるようになっており、排他的論
理和回路１３３の他方入力には終段の選択／保持回路１
２７のキャリーアウトが供給される。さらに、α３の項
の係数ａ３を保持する選択／保持回路１２３のキャリー
アウトは排他的論理和回路１３４を介してその後段の選
択／保持回路１２４に供給されるようになっており、排
他的論理和回路１３４の他方入力には終段の選択／保持
回路１２７のキャリーアウトが供給される。また、各選
択／保持回路１２にはリセット信号が選択制御信号とし
て供給される。
ビットの係数ａＯ＋ ａＩ ＋ ａ２ ＋ ・・・
ａ７それぞれ、もしくはその基底倍されたものの係数を
保持するためのものである。これら８個の選択／保持回
路１２では基本的には前段のキャリーアウトが後段のキ
ャリーインとして順次供給され、さらに終段の選択／保
持回路１２７のキャリーアウトが初段の選択／保持回路
１２．にキャリーインとして供給される。αの項の係数
ａ、を保持する選択／保持回路１２．のキャリーアウト
は排他的論理和回路１３２を介してその後段の選択／保
持回路１２２に供給されるようになっており、排他的論
理和回路１３２の他方入力には終段の選択／保持回路１
２７のキャリーアウトが供給される。α２の項の係数ａ
２を保持する選択／保持回路１２２のキャリーアウトは
排他的論理和回路１３３を介してその後段の選択゛／保
持回路１２３に供給されるようになっており、排他的論
理和回路１３３の他方入力には終段の選択／保持回路１
２７のキャリーアウトが供給される。さらに、α３の項
の係数ａ３を保持する選択／保持回路１２３のキャリー
アウトは排他的論理和回路１３４を介してその後段の選
択／保持回路１２４に供給されるようになっており、排
他的論理和回路１３４の他方入力には終段の選択／保持
回路１２７のキャリーアウトが供給される。また、各選
択／保持回路１２にはリセット信号が選択制御信号とし
て供給される。
このような構成の被乗数保持／基底倍計算回路ｌＯでは
、リセット信号が“１”レベルのリセット期間に、被乗
数Ａの各ビットの係数ａｏ＋ ａｌ＋ａ２．・・・ａ
７それぞれが各選択／保持回路１２で選択され、その後
、クロック信号に同期して保持される。リセット信号が
“０ルベルになり、リセット期間が終了した後にクロッ
ク信号に同期して各選択／保持回路１２で保持された係
数値が後段に順次転送される。このような動作がクロッ
ク信号の７クロツク分行われ、各係数値が順次α倍され
る。
、リセット信号が“１”レベルのリセット期間に、被乗
数Ａの各ビットの係数ａｏ＋ ａｌ＋ａ２．・・・ａ
７それぞれが各選択／保持回路１２で選択され、その後
、クロック信号に同期して保持される。リセット信号が
“０ルベルになり、リセット期間が終了した後にクロッ
ク信号に同期して各選択／保持回路１２で保持された係
数値が後段に順次転送される。このような動作がクロッ
ク信号の７クロツク分行われ、各係数値が順次α倍され
る。
乗数入力乗算回路１１は、１ビツトの積を計算する部分
と゛１ビットの和を計算する部分とからなる８個の積／
和計算回路１４．〜１４７と、それぞれ１ビツトの値を
保持する８個の保持回路１５ｏ〜１５７とから構成され
ている。８個の積／和計算回路１４ｏ〜１４７には、並
列に乗数Ｂの各ビットの係数ｂｏ、ｂｌ、ｂ２．・・・
ｂ７それぞれが１ビツトずつ順次供給されるようになっ
ており、この乗数Ｂの各ビットの係数と上記波乗数保持
／基底倍計算回路ｌＯ内の各選択／保持回路１２で保持
される乗数Ａ、またはその倍数の各係数値それぞれのと
の積が計算される。８個の各積／和計算回路１４の計算
結果は８個の保持回路１５に並列に供給され、ここでい
ったん保持される。また、８個の保持回路１５それぞれ
で保持された計算結果は積／和計算回路１４に戻され、
乗数Ｂの次のビットの係数と被乗数保合／基底倍計算回
路ＩＯ内の各選択／保持回路Ｉ２で保持される基底倍さ
れた乗数Ａの各係数値それぞれとの積が計算された後に
、その計算結果と加算され、再び８個の保持回路１５に
並列に供給され、保持される。
と゛１ビットの和を計算する部分とからなる８個の積／
和計算回路１４．〜１４７と、それぞれ１ビツトの値を
保持する８個の保持回路１５ｏ〜１５７とから構成され
ている。８個の積／和計算回路１４ｏ〜１４７には、並
列に乗数Ｂの各ビットの係数ｂｏ、ｂｌ、ｂ２．・・・
ｂ７それぞれが１ビツトずつ順次供給されるようになっ
ており、この乗数Ｂの各ビットの係数と上記波乗数保持
／基底倍計算回路ｌＯ内の各選択／保持回路１２で保持
される乗数Ａ、またはその倍数の各係数値それぞれのと
の積が計算される。８個の各積／和計算回路１４の計算
結果は８個の保持回路１５に並列に供給され、ここでい
ったん保持される。また、８個の保持回路１５それぞれ
で保持された計算結果は積／和計算回路１４に戻され、
乗数Ｂの次のビットの係数と被乗数保合／基底倍計算回
路ＩＯ内の各選択／保持回路Ｉ２で保持される基底倍さ
れた乗数Ａの各係数値それぞれとの積が計算された後に
、その計算結果と加算され、再び８個の保持回路１５に
並列に供給され、保持される。
このような構成の乗数入力乗算回路１１では、リセット
信号が“１ルベルのリセット期間に８個の保持回路１５
の保持内容がクリアされる。そして、乗数Ｂの各ビット
の係数す。＋’）Ｉ＋ ｂ２＋・・・ｂ７それぞれが
供給される毎に積／和計算回路１４でｂ １ＸＡＸａ’
（ｉ＝ｏ、１，２．−７）が計算され、その後に前
の結果との累算が行われる、そして、クロック信号の８
クロック分が経過した後に、８個の保持回路１５の保持
内容が乗算結果して出力される。
信号が“１ルベルのリセット期間に８個の保持回路１５
の保持内容がクリアされる。そして、乗数Ｂの各ビット
の係数す。＋’）Ｉ＋ ｂ２＋・・・ｂ７それぞれが
供給される毎に積／和計算回路１４でｂ １ＸＡＸａ’
（ｉ＝ｏ、１，２．−７）が計算され、その後に前
の結果との累算が行われる、そして、クロック信号の８
クロック分が経過した後に、８個の保持回路１５の保持
内容が乗算結果して出力される。
このように上記実施例回路によれば、８次既約多項式ど
うしの乗算を行なうことができる。しかも、同一のハー
ドウェアを繰返し使用するようにしているので、ハード
ウェア量は被乗数と乗数のビット数にほぼ比例しており
、従来のように被乗数と乗数とを一度に入力して乗算を
行なう場合と比較してハードウェア量を大幅に削減する
ことができる。この結果、この乗算回路を集積回路化す
る際にチップの小形化を図ることができ、もってチップ
の製造価格を安価にすることができる。
うしの乗算を行なうことができる。しかも、同一のハー
ドウェアを繰返し使用するようにしているので、ハード
ウェア量は被乗数と乗数のビット数にほぼ比例しており
、従来のように被乗数と乗数とを一度に入力して乗算を
行なう場合と比較してハードウェア量を大幅に削減する
ことができる。この結果、この乗算回路を集積回路化す
る際にチップの小形化を図ることができ、もってチップ
の製造価格を安価にすることができる。
第３図は上記第２図回路における選択／保持回路１２の
詳細な構成の一例を示す回路図である。この選択／保持
回路はセレクタ２１とラッチ回路２２とから構成されて
いる。セレクタ２１にはリセット信号が選択制御信号と
して供給されるようになっており、この信号が“１″レ
ベルにされているリセット期間には被乗数の対応する項
の係数値データが選択され、リセット信号が“０”レベ
ルにされている期間には前段からのキャリーインが選択
される。セレクタ２１で選択されたデータはラッチ回路
２２に供給される。このラッチ回路２２はクロック信号
ｆのタイミングでセレクタ２１からの選択データを反転
するクロックドインバータと２３と、この出力を反転す
るインバータ２４と、このインバータ゛２４と逆並列的
に接続されクロック信号φのタイミングでインバータ２
４の出力データを反転するクロックドインバータと２５
とから構成されている。そして、ラッチ回路２２の出力
データが後段の選択／保持回路１２にキャリーアウトと
して供給されと共に積／和計算回路１４に供給される。
詳細な構成の一例を示す回路図である。この選択／保持
回路はセレクタ２１とラッチ回路２２とから構成されて
いる。セレクタ２１にはリセット信号が選択制御信号と
して供給されるようになっており、この信号が“１″レ
ベルにされているリセット期間には被乗数の対応する項
の係数値データが選択され、リセット信号が“０”レベ
ルにされている期間には前段からのキャリーインが選択
される。セレクタ２１で選択されたデータはラッチ回路
２２に供給される。このラッチ回路２２はクロック信号
ｆのタイミングでセレクタ２１からの選択データを反転
するクロックドインバータと２３と、この出力を反転す
るインバータ２４と、このインバータ゛２４と逆並列的
に接続されクロック信号φのタイミングでインバータ２
４の出力データを反転するクロックドインバータと２５
とから構成されている。そして、ラッチ回路２２の出力
データが後段の選択／保持回路１２にキャリーアウトと
して供給されと共に積／和計算回路１４に供給される。
第４図は上記第２図回路における積／和計算回路１４の
詳細な構成の一例を示す回路図である。この積／和計算
回路は積の計算を行なうＡＮＤゲート回路２６と、この
ＡＮＤゲート回路２６で計算された積と前記保持回路１
５で保持されている累積値との加算を行なう２ビツト排
他的論理和回路（ＥＸ−ＯＲ）２７とから構成されてい
る。
詳細な構成の一例を示す回路図である。この積／和計算
回路は積の計算を行なうＡＮＤゲート回路２６と、この
ＡＮＤゲート回路２６で計算された積と前記保持回路１
５で保持されている累積値との加算を行なう２ビツト排
他的論理和回路（ＥＸ−ＯＲ）２７とから構成されてい
る。
第５図は上記第２図回路における保持回路１５の詳細な
構成の一例を示す回路図である。この保持回路は、前記
第３図中のラッチ回路２２と同様に構成されたラッチ回
路２８、前記第３図中のラッチ回路２２内のインバータ
２４の代わりにクロックドインバータ２９が設けられた
ラッチ回路３０、クリア用のＮチャネルＭＯＳ）ランジ
スタ３１及びインバータ３２とから構成されている。こ
こで、一方のラッチ囲路２８はクロック信号φのタイミ
ングで積／和計算回路１４からのデータを取り込み、ク
ロック信号ｆのタイミングで保持する。他方のラッチ回
路３０はクロック信号シのタイミングでラッチ回路２８
からのデータを取り込み、クロック信号φのタイミング
で保持する。また、ＮチャネルＭＯＳトランジスタ３１
のゲートにリセット信号が供給されると、このトランジ
スタ３１がオン状態となり、前記積／和計算回路Ｉ４に
累積値として供給されるラッチ回路３０の出力データが
強制的に０”レベルにクリアされる。また、リセット期
間ではインバータ３２の出力が“Ｏ“レベルにされ、ラ
ッチ回路３０内のクロックドインバータ２９の出力が高
インピーダンス状態に設定される。
構成の一例を示す回路図である。この保持回路は、前記
第３図中のラッチ回路２２と同様に構成されたラッチ回
路２８、前記第３図中のラッチ回路２２内のインバータ
２４の代わりにクロックドインバータ２９が設けられた
ラッチ回路３０、クリア用のＮチャネルＭＯＳ）ランジ
スタ３１及びインバータ３２とから構成されている。こ
こで、一方のラッチ囲路２８はクロック信号φのタイミ
ングで積／和計算回路１４からのデータを取り込み、ク
ロック信号ｆのタイミングで保持する。他方のラッチ回
路３０はクロック信号シのタイミングでラッチ回路２８
からのデータを取り込み、クロック信号φのタイミング
で保持する。また、ＮチャネルＭＯＳトランジスタ３１
のゲートにリセット信号が供給されると、このトランジ
スタ３１がオン状態となり、前記積／和計算回路Ｉ４に
累積値として供給されるラッチ回路３０の出力データが
強制的に０”レベルにクリアされる。また、リセット期
間ではインバータ３２の出力が“Ｏ“レベルにされ、ラ
ッチ回路３０内のクロックドインバータ２９の出力が高
インピーダンス状態に設定される。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
、上記実施例ではこの発明をＧＦ（２８）の乗算を実行
する回路に実施した例について説明したが、これはその
他の乗算にも実施が可能であることはいうまでもない。
種々の変形が可能であることはいうまでもない。例えば
、上記実施例ではこの発明をＧＦ（２８）の乗算を実行
する回路に実施した例について説明したが、これはその
他の乗算にも実施が可能であることはいうまでもない。
［発明の効果］
以上説明したようにこの発明によれば、少ないハードウ
ェア量で構成することができ、もって集積回路化する際
のチップの製造価格を安価にすることができる乗算回路
を提供することができる。
ェア量で構成することができ、もって集積回路化する際
のチップの製造価格を安価にすることができる乗算回路
を提供することができる。
第１図はこの発明に係る乗算回路の一実施例による構成
を示すブロック図、第２図は上記実施例回路を具体的に
示した回路図、第３図ないし第５図はそれぞれ上記第２
図回路における各回路部分の詳細な構成の一例を示す回
路図、第６図は従来の乗算回路のブロック図である。 １０・・・被乗数保持／基底倍計算日路、１１・・・乗
数入力乗算回路、１２・・・選択／保持回路、１３・・
・２ビツト排他的論理和回路、１４・・・積／和計算回
路、１５・・・保持回路、２１・・・セレクタ、２２・
・・ラッチ回路、２Ｂ・・・ＡＮＤゲート回路、２７・
・・２ビツト排他的論理和回路、２８．３０・・・ラッ
チ回路、３１・・・ＮチャネルＭＯＳトランジスタ、３
２・・・インバータ。 出願人代理人 弁理士 鈴江武彦 第１０ ２］ 第 ３ 口 第４国 第５図
を示すブロック図、第２図は上記実施例回路を具体的に
示した回路図、第３図ないし第５図はそれぞれ上記第２
図回路における各回路部分の詳細な構成の一例を示す回
路図、第６図は従来の乗算回路のブロック図である。 １０・・・被乗数保持／基底倍計算日路、１１・・・乗
数入力乗算回路、１２・・・選択／保持回路、１３・・
・２ビツト排他的論理和回路、１４・・・積／和計算回
路、１５・・・保持回路、２１・・・セレクタ、２２・
・・ラッチ回路、２Ｂ・・・ＡＮＤゲート回路、２７・
・・２ビツト排他的論理和回路、２８．３０・・・ラッ
チ回路、３１・・・ＮチャネルＭＯＳトランジスタ、３
２・・・インバータ。 出願人代理人 弁理士 鈴江武彦 第１０ ２］ 第 ３ 口 第４国 第５図
Claims (1)
- それぞれ（１、α、α＾２、・・・、α＾ｍ）（ただし
、ｍ≧１）を基底として表現される被乗数Ａ（Ａ＝ａ＿
０＋ａ＿１α＋ａ＿２α＾２＋・・・＋ａ＿ｍα＾ｍ）
と乗数Ｂ（Ｂ＝ｂ＿０＋ｂ＿１α＋ｂ＿２α＾２＋・・
・＋ｂ＿ｍα＾ｍ）との間の乗算を行なう乗算回路であ
って、上記被乗数Ａの各係数値を保持しこれらを順次基
底倍した値を生成する第１の回路と、上記乗数Ｂの各係
数値が順次供給されこの係数値と上記第１の回路で生成
された値との積を計算して保持すると共に、乗数Ｂの異
なる係数値が供給された際にこの係数値と上記第１の回
路で生成された値との積を計算し、この計算結果と予め
保持している計算結果との和を計算する第２の回路とを
具備し、上記第２の回路に乗数Ｂの最終の係数値が供給
された後に上記第２の回路で計算された和の値を乗算結
果として出力するように構成したことを特徴とする乗算
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31704687A JPH01158568A (ja) | 1987-12-15 | 1987-12-15 | 乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31704687A JPH01158568A (ja) | 1987-12-15 | 1987-12-15 | 乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01158568A true JPH01158568A (ja) | 1989-06-21 |
Family
ID=18083812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31704687A Pending JPH01158568A (ja) | 1987-12-15 | 1987-12-15 | 乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01158568A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241830A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | 乗算累積器 |
| JPS6237414A (ja) * | 1985-08-08 | 1987-02-18 | Junsuke Ozaki | 融雪方法および融雪装置 |
-
1987
- 1987-12-15 JP JP31704687A patent/JPH01158568A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241830A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | 乗算累積器 |
| JPS6237414A (ja) * | 1985-08-08 | 1987-02-18 | Junsuke Ozaki | 融雪方法および融雪装置 |
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