JPH01158698A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景、従来技術 本発明は、メモリセルの行および列のメモリマトリック
スを有し、１行当りデータ情報と誤り防護冗長情報とを
記憶する半導体メモリであって、この半導体メモリは、
メモリマトリックスの列出力が供給されて各アクセス列
に対し１つの記号を受けるオンチップの誤り訂正装置と
、この誤り訂正装置の出力信号が供給されこれらの出力
信号を他の使用に供する第１の列選択手段とを具えるよ
うにした当該半導体メモリに関するのである。

この種類の半導体メモリは米国特許第４．６０４．７４
９号明細書に開示されている。この既知のメモリは続出
専用メモリ（Ｒｏｔ、ｌ）　である。このメモリは第１
の列選択手段に加えてメモリマ）　ＩＪフックス誤り訂
正装置との間に接続された第２の列選択手段をも有して
いる。これらの第２の列選択手段は比較的少数の列を選
択する為、比較的短い符号ワードが誤り訂正装置に与え
られる。ここに、“列”および“行”は本明細書全体に
亘って交替しうろこと明らかである。ここに記載した符
号は、３８符号ビットと３２データビツトと、これらの
ビットに亘る３の最小距離とを有するいわゆるショー）
　（３８゜３２、３）ハミング符号である。従って、６
７３２・１９％の冗長度を用いて３２データビツトで１
つのビット誤りを訂正しろる。第１の列選択手段は各３
２ビツトワードから１つのバイト　（８ビツト）を選択
し、このバイトを出力端子に生せしめる。この符号の効
率は比較的低い。効率を改善するにはより一層長いワー
ドを必要とするも、インプリメンテーション（実施）は
３８ビット符号ワードに対して既に複雑になっている。

−万、このインプリメンテーションでは集積回路上の表
面積を比較的大きくする必要があり、他方復号に要する
時間が比較的長く、従ってメモリ動作が遅くなる。更に
前記の米国特許明細書に記載されたメモリの構成はラン
ダムアクセスメモリ（ＲＡＭ）に適していない。

発明の要約 本発明の第１の目的は、特に、誤り防護度合が所望の信
頼性に適合でき、効率を所望に応じ既知のメモリの効率
よりも高くし、生じる遅延は数個のゲートの遅延時間に
しか達せず、セットアツプが種々の分野に適している改
善した半導体メモリを提供せんとするにある。

本発明の第２の目的は、動作中に生じる偶発的な誤りや
、製造中或いは後の段階で生じる永久的な誤りであって
、形態が定まっておらず所定の列に集中するおそれのあ
る誤りを、選択した訂正能力により訂正し、従って設定
した半導体メモリの動作品質を保つことができるように
するか、或いは誤りを含む半導体メモリが環境に対して
誤りのないメモリとして動作でき、製造処理の歩留りを
高めるか或いは回路当りの価格を低減せしめうるように
することにある。

本発明は、メモリセルの行および列のメモリマトリック
スを存し、１行当りデータ情報と誤り防護冗長情報とを
記憶する半導体メモリであって、この半導体メモリは、
メモリマトリックスの列出力が供給されて各アクセス列
に対し１つの記号を受けるオンチップの誤り訂正装置と
、この誤り訂正装置の出力信号が供給されこれらの出力
信号を他の使用に供する第１の列選択手段とを具えるよ
うにした当該半導体メモリにおいて、前記のメモリマト
リックスは行方向で順次の少なくとも２つのパターンを
有し、各パターンはｎ個の列を有しており、前記の誤り
訂正装置は前記のメモリマトリックスの列出力端子に接
続され、１つの前記のパターン内で冗長情報がこのパタ
ーンの所定の固定の一部（ｎ−ｋ）／ｎを満たす限りこ
の誤り訂正装置がｎ＞ｋとした（ｎ、　ｋ）空間畳込み
符号に応じて動作し、この誤り訂正装置は完全な各パタ
ーンに対し以下の４つの機能段、すなわち ａ、　メモリセルから受けた情報からプレシンドローム
（ａｌ）および少なくとも１つの補助シンドローム記号
を形成する入力段、 ｂ、　第１方向での隣接パターンが存在する場合にはこ
の隣接パターンから少な（とも１つの補助シンドローム
記号（ｂｅ　）を受け、ローカルプレシンドロームによ
りローカルシンドロームを形成する第２段、 Ｃ４前記のローカルシンドロームと、第２の方向での隣
接パターンが存在する場合にはこの隣接パターンの少な
くとも１つのシンドローム記号とから、前記の第１の列
選択手段に供給すべき各情報信号に対する変更信号を形
成する合成段および ｄ６　　それぞれの変更信号による制御の下で情報信号
を変更する変更段 を具えていることを特徴とする。

上述したところでは、記号は符号に亘って均一な標準長
、例えば１．　２．　４．　８ビツトのビット群である
が、他の長さも同様に適用しろる。あらゆる計算は適切
なガロア体で行なう。本発明の範囲内では、１列に１行
当り１つの記号を記憶でき、従ってワード列は、１ビツ
トの記号に制限される標準のメモリ技術によるよりも広
い意味を有しうる。技術レベルでは本発明を通常のビッ
ト組織化記憶と相違せしめる必要がなく、本発明では複
数のビット記憶位置が単一記号の列の一部を構成するだ
けである。

符号は記号のレベルに関し組織的にしたり非組織的にし
たりすることができる。組織符号は復号するのを容易と
し、非組織符号は拘束長を時には短くし、従って訂正容
量を大きくする。

空間畳込み符号とは、発生する多項式の遅延演算子りが
記号セル遅延時間を意味するのではなく、１つのパター
ンに亘る空間的なシフトを意味するものである。これら
のパターンは有限の連続列に配置しうる。この場合、完
全な第１パターンには第１方向でいかなる隣接パターン
も先行しない。

この場合完全な最後のパターンには第２方向で１つ以上
の一連の不完全なパターンが続（か或いは第１パターン
に１つ以上の不完全なパターンが先行する。これらのパ
ターンは擬似の無限連続列にも配置しうる。この場合、
完全な第１パターンには第２方向での最終パターンが第
１方向で先行し、信号に対する必要な巡回が得られる。

この場合、不完全なパターンを設ける必要がない、或い
はまた、第１および第２方向の双方またはいずれか一方
で１つ以上の不完全な最終パターンが存在するような組
合せを行い、信号の所定の巡回が得られるようにするこ
ともできる。

パターンは列の概念上の群である。原理的にはこれらの
群をインクリーブされるように配置しうる。この配置は
第２の列選択手段により実現しうる。この構成はしばし
ば、例えば“バースト誤り”が生じる場合に有利なもの
となる。これらのバースト誤りは、いわゆるピンホール
の影響が２つのく或いはそれよりも多い）隣接の列にま
たがって延在するおそれがある場合に生じうる。他の利
点は、接続ラインを短くできたり、必要とする表面積を
小さくできたり、遅延時間を短くできたりすることであ
る。

本発明は特に極めて大型の半導体メモリ、例えば１Ｍビ
ット／チップに用いることができる。それぞれのパター
ンによれば、畳込み符号の理論から既知の言葉である拘
束長当り少なくとも１つの記号誤りを訂正しうる。これ
に対して前記の米国特許明細書に記載された半導体メモ
リはブロック符号を用いている。一連のパターンの終端
部ではほんのわずかな追加の冗長度が必要となるだけで
ある。符号はビットレベルで組織的にすることができ、
このようにすると誤り訂正装置が簡単となる。符号はま
たビットレベルで非組織的にスルコともできる。この場
合訂正後にマトリックス反転（このこと自体は既知であ
る）を行なう必要がある。非組織符号の利点はしばしば
、拘束長が短くなり、従って訂正能力が事実上増大する
ということである。幾つかの手段を講じれば、本発明を
ランダムアクセスメモリ（ＲＡＭ）に対しても用いるこ
とができ、或いはリフレッシュ（新たな）組織化を達成
する為のダイナミックＲＡＭメモリに対しても用いるこ
とができる。更に、これより達成される誤り防護を、置
換として作用しうるセルの冗長側によりメモリセルの不
完全な行に対する防護と極めて良好に組合せることがで
きる。原理的には、本発明による符号効率を既知のメモ
リの符号効率よりも高めたり低めたりすることができる
。

第２の列選択手段はメモリマトリックスと誤り訂正装置
との間に接続するのが好ましい。このような第２の列選
択手段は既知であるが、本発明による割合（ｐｒｏｐｏ
ｒｔｉｏｎｉｎｇ）　　は通常完全に異なる。

１Ｍビットの場合には、１０２４個のデータ列（３２ビ
ットの３２ワード）がある。この場合既知のメモリは例
えば全体で３２　Ｘ３８＝１２１６個の列を有する。こ
の場合第２の列選択手段の選択係数は３２に等しく、第
１の列選択手段の選択係数は４となる。本発明によれば
、（９，８）巡回符号の場合に例えば１２８×９・１１
５２個の列がある。この場合、第２の列選択手段の選択
係数は例えば４となる。すなわち、順次の４つの列（４
ｐ、４ｐ＋１．４ｐ＋２．４ｐ＋３）（ここにｎ＝０．
　１゜２、−−−）当り列４ｐ＋ｑが選択される。ここ
にｑはｐに依存せず、０．１．２．３として選択しうる
。選択係数は例えば３２となる。割合も異なること明ら
かである。

本発明は上述した種類の半導体メモリを有する集積回路
にも関するものである。このような集積回路は例えばす
べてに或いは部分的に誤り訂正装置が設けられた数個の
半導体メモリを有しうる。

或いはまた、他のサブンステム、例えば演算論理装置、
入出力サブシステム、相互接続バスシステム、メモリマ
ネージメントユニット、その他のものを設けることがで
きる。

図面につき本発明を説明する。

特に組織的で単一ビット記号を有する（ｎ、　ｎ−１）
符号に関して詳細に説明する。他の畳込み符号も特に直
列ラインに沿うデータ通信に対し用いるものとして知ら
れている。

第１図は、本発明によるメモリを示すブロック線図であ
る。この装置（メモリ）全体が単一の集積回路上に収容
される。

素子２２は行デコーダ（ＲＯＷＤＥＣ＞であり、この行
デコーダは例えば１０ビツトより成る行アドレス（ＲＯ
λＡＤＤ）を受け、この行アドレスにより多くとも１０
２４行のメモリセルの１行をアドレスする。この行デコ
ーダには、誤りと分った１つ以上の行のアドレスをそれ
ぞれに代わる冗長行のアドレスに永続的に変換する機能
を含めることができる。目的は、訂正後に１行当り１０
２４個の情報ビットが得られるようにすることにある。

後に説明するように３／４の効率を有する符号によれば
、１行が１３６７個の符号ビットを含み、これらの符号
ビットがこの行のアドレス後にメモリマトリックス（Ｍ
ＥＭ）２０のデータ出力端子に現れるようにする必要が
ある。（実際には、例えば電力を節約する為に通常１０
２４　Ｘ１３６７個のセルのマトリックスを５１２行と
１３６７：２よりもわずかに大きい、例えば６８５０列
くその正確な数は設計により決定される）との４つのサ
ブマトリックスに細分割されるも、この細分割はここで
は考慮しないものとする。）素子２４は主としてモジュ
ラ構造をしている誤り訂正装置（ＥＲＲＣＯＲＲ）であ
り、この装置については後に詳細に説明する。

効率が３７４である場合、全体で１１．１ビツトのマ）
　ＩＪフックス１０２４データビツトを出力しろる。こ
れらのデータビットは訂正しえない誤りが存在するおそ
れが常にあっても種々の誤りに対して訂正される。これ
らの誤りが製造上の誤りに関する場合には、これらの誤
りは製造中に検出しろる。しかし、この検出中は、ユー
ザによって制御される特別な試験信号により誤り訂正装
置を不作動としうる。

他のハード上の誤りは後の使用中にも生じるおそれがあ
る。１０２４データビツトは並列に出力させない。この
目的の為に、第１の列選択手段すなわちデコーダ（ＣＯ
ＬＤＥＣ）　２６を設ける。１ビツトのみを選択する必
要がある場合には、この列デコーダは１０ビツトの列ア
ドレス（ＣＯＬＡＤＤ）を受ける。ヂーク接続ラインが
８ビツトの通路幅を有する場合には、７ビツトのアドレ
スで充分である。従って、列デコーダ２６は既知のマル
チプ１／クサの機能を有する。

誤り訂正装置２４は一連のビットパターンを受け、各ビ
ットパターンは例えばｎ＝２．４．８又は１６ビツトを
有する。これらのパターンには後に説明するようにその
一端或いは両端で種々の部分的なパターンを追加するこ
とができる。好適例では、各パターンに対してそれぞれ
ｎ＝１．３．７．１５、−−一ビットを出力させる。部
分的なパターンに対しては、このビット数は関連の符号
に対する標準数よりも小さい。好適例では、後に説明す
るように、すべての符号をビットレベルで組織化する。

更に時間領域での畳込み自体も既知である。しかし、本
発明は空間領域での畳込み符号を用い、更にこれをマト
リックスメモリに用いると、復号結果が広範囲に及ぶよ
うになる。

第１図に示す半導体メモリは上述した素子に加えて以下
のような他の素子をも具えるものとすることができる。

＊他のメモリマトリックス； ＊Ａシ直演算装置）、母線、ｌ１０（入出力）構造のよ
うなデータ処理素子： 本メモリマトリックスと関連の誤り訂正装置との間に接
続され、空間的なインタリーブ機能を達成する第２の列
選択手段（これらの手段はそれぞれ２個、４個等の列の
各群から１つの列を選択し、この列を誤り訂正装置の入
力端子に接続するようにする。この場合、これらの第２
の列選択手段の選択係数は第１の列選択手段の選択係数
より小さい。）； ＊関連の符号化をともなう書込み動作をも開始させ、パ
ターン当りの必要な冗長度を得る手段； ＊ある処理、その他に応じてメモリアドレスを規則的に
呈示し、これによりアドレスされたメモリの部分を読出
し、この部分に（訂正された或いは訂正されない）同じ
情報を再び入れるようにするリフレッシュ制御システム
。

これらの種々の手段はアドレスを形成するのに適してい
る。

第２図は、符号効率が１７２に等しい誤り訂正装置を示
すブロック線図である。この第２図における縦の破線間
に１つのパターン周期を示す。この簡単な例は１つのパ
リティビットライン（列ライン）４０と、１つのデータ
ビットライン（列ライン）４２とを有している。１行の
メモリセルが活性化されると、活性化されたすべての列
ラインに１ビツトが現われる。入力端４４においては排
他的ＯＲ関数によりこれら２ビツトからプレシンドロー
ムピッ）（ａｍ）が形成される。更に、この簡単な場合
にはデータビットが第１補助シンドロームビツトとして
処理される。誤り訂正装置の第２段では、左側に隣接す
るパターン周期の補助シンドロームビットｂｍとローカ
ル（内部）プレシンドロームビットとを用いて排他的Ｏ
Ｒ関数段４６によりシンドロームビットＳ１を形成する
。左側に隣接するパターン周期がない場合には、ｂｆｆ
ｉ・０であり、素子４６は所望に応じ省略することがで
きる。合成段では、ローカルシンドロームビットちと右
側に隣接するパターン周期のシンドロームビットＳｍ＋
１　　とからへＮＤゲート４８により変更ビットを形成
する。メモリセルから生じるビットに対する供給ライン
に示しであるデイジットはどのパターン周期で関連のビ
ットが用いられているかを表わしている。最初のデイジ
ット１は当該パターン周期に対し双方のビットを用いる
ということを表わし、二番目のデイジットは次の右側の
パターン周期に対し供給される関連のビットを用いる（
１）か、用いない（０）かを表わす。当該パターン周期
（ｍ）が最終の完全なパターン周期である場合には、次
のパターン周期に対しパリティピット列のみを与える必
要があり、この最終の完全なパターン周期に対しては完
全な訂正能力が依然として維持されている。

この追加のパリティ周期に対しては素子４４．４８゜５
０を原理的に省略することができる。最終列に対する種
々の可能性は後に説明する。最後に変更段５０において
、出力すべきデータを必要に応じ排他的ＯＲ関数により
変更する。

第３図は効率が３７４に等しい場合の誤り訂正装置を示
すブロック線図である。メモリセルから供給されるビッ
トは４本の列ライン６０．　６２．６４．６６に現われ
る。各到来ビットラインに対して与えられる３ビツトは
それぞれのビットが関連しているパターン周期を示す。

この誤り訂正装置の第１段では、供給された４ビツトか
ら３つの排他的ＯＲ関数段６８．７０．７２を用いてプ
レシンドロームビットａ、を形成する。供給された４ビ
ツトのいずれも妨害されていない場合には、このプレシ
ンドロームビットａ、Ｌ！［０を有する。更に、これと
並列に排他的ＯＲ関数段７４によりプレシンドロームビ
ットｂつ＋１が形成される。更にこれと並列に、プレシ
ンドロームに対シても用いられている排他的ＯＲ関数段
７０により第２の補助シンドロームビットＣ，。２が形
成される。

それぞれの排他的ＯＲ関数段を適切に選択することによ
りこれらの排他的ＯＲ関数段の個数を最小にするととも
に信号に対する遅延時間を短くする。

第２段では排他的ＯＲ関数役７６、７８によりローカル
シンドロームビットＳ、と、左側に隣接するパターン周
期の第１の補助シンドロームビットｂ、Ｒと、１つ置い
た左側に隣接するパターン周期の第２の補助シンドロー
ムビットＣ０とを用いることにより、ローカルシンドロ
ームビットＳ、、カ形成される。

第３段は３つのＡＮＤゲーグー０．８２．８４より成り
、出力すべきそれぞれのデータビットに対する各ゲート
は○印で示すように部分的に反転入力端子を有する。こ
れら３つのＡＮＤゲートの各々は反転されないローカル
シンドロームビットＳ。ヲ受ケる。

またこれら八ＮＩＩ）ゲートはすべて右側に隣接するパ
ターン周期のシンドロームビットｓ１＋１　と、１つ置
いて右側に隣接するパターン周期のシンドロームビット
寵、２とを（場合に応じ反転させて）受ける。またゲー
ト８０は左側に隣接するパターン周期のく反転された）
シンドローム信号５ｓ−１をも受ける。この場合も、訂
正の為のデータビットの反転は３つの排他的ＯＲ関数段
８６．８８．９０によって達成される。

使用する符号は、１９７２年にマサチューセッツ州ケン
ブリッジおよびロンドンでＭＩＴ出版会社により発行さ
れた本”Ｂｒｒｏｒ　ｃｏｒｒｅｃｔｉｎｇ　ｃｏｄｅ
”の第４０２頁に提案されている時間領域での符号に類
似するもるとする。しかし、この出願では復号は通常の
ものではない。例えば、シンドロームは他のパターン周
期で訂正された誤りに対して更新されない。

その理由は、このシンドロームは過大な遅延を伴なって
生じる為である。原理的には、拘束長内ではそれぞれ１
ビツトの誤りのみを訂正しうるだけである。この拘束長
は第３図では１７ビツトに等しい。このことは、２つの
任意の誤りビットを、これらが少なくとも１７個の妨害
のない（符号）ビットにより分離されている場合に、確
実に訂正しうるということを意味する。この拘束長は最
も好ましくない場合に関連するものである。所定の誤り
状態に応じてはこの拘束長を１７ビツトよりも短くする
ことができる。この拘束長は通常、非組織符号を用いる
ことにより更に減少せしめることができる。

第４図は、効率が７／８に等しい場合の誤り訂正装置を
示すブロック線図である。この場合の拘束長は５１ビツ
トである為、多くとも５２ビツトに対し常に１ビット訂
正しうる。ビットライン１００　にはパリティビットが
現われ、ライン１０２〜１１４にはそれぞれデータビッ
トが現われる。排他的ＯＲ関数段（ゲート）１１６．１
２０．１２２．１２６．１３２．１３４．１３６がプレ
シンドロームビットを形成する。更に、他のパターン周
期に用いる為の以下の補助シンドロームビットが形成さ
れる。

＊排他的ＯＲ間数段１１８．１２４．１２８により形成
される次の右側のパターン周期に対するビットｂｓ＋　
１　： ＊排他的ＯＲ間数段１２０．　１２６．　１３０により
形成される１つ置いた次の右側のパターン周期に対する
ビットＣｍ＋２： ＊排他的ＯＲ間数段１２２．１２６．１３０により形成
される２つ置いた次の右側のパターン周期に対するビッ
トｄ１３： 第２段では、ローカルプレシンドロームビットａ、から
ローカルシンドロームビットＳ、、を形成する為に対応
する補助シンドロームピッｌ−ｂ、。

ｃＭ、ｄ、が処理される。すなわち、 職は排他的ＯＲ関数役１４２．１３Ｌ　１４０で処理さ
れ、 ｃｌは排他的ＯＲ関数段１４２．１３８．１４０で処理
され、 ｄｌは排他的ＯＲ関数段１４０で処理される。

第３段は部分的に反転入力端子を有する７個のＡＮＤゲ
ート１４４〜１５６、すなわち出力すべき各データビッ
トに対し１個のＡＮＤゲートより成る。これらの合成ゲ
ートでは、現在のパターン周期のシンドロームビットが
右側の第１．第２および第３の最も近いパターン周期の
シンドロームビットおよび左側の第１および第２の最も
近いバクーン周期のシンドロームビットと合成される。

第４段では、読出されたそれぞれのビットが、ゲート１
４４〜１５６で形成された変更ビットを用いて排他的Ｏ
Ｒ関数役１５８〜１７０によって更新される。

上述したところでは、原理的にいかなるパターンも少数
の非冗長列を有するようにすることができる。このこと
は、この列に対して論理値りをデコーダに供給し、関連
のビット出力を省略することにより解決される。この場
合しばしば他の簡単化を導入することができる。

第２〜４図はパターン周期の擬似無限性に対する状態を
示す。第２図では、少なくとも１つの他のパターン周期
が各端部に設けられており、第３図では、少なくとも２
つの他のパターン周期が各端部に設けられており、第４
図では、少なくとも３つの他のパターン周期が各端部に
設けられている。この状態は一連のパターン周期の開始
端部では満足されない。

第２図では、補助シンドロームピッ）ｂヨの標準値は値
０であるか或いは与えられておらず、左側へのシンドロ
ームピッ）　Ｓ、の出力は省略することができる。第３
図では、補助シンドロームピッ）　ｂ＋＋＋　、Ｃｍ　
、Ｃｍ。１の標準値は値０であるか或いは与えられてお
らず、これらが供給される排他的ＯＲ関数段は所望に応
じ省略することができる。

この場合、左側へのシンドロームビットＳｍ、　Ｓ＋ｎ
＋１の出力を省略しろる。供給されるシンドロームビッ
トＳ。−Ｉの標準値は値０であるか或いはＡＮＤゲート
８０の関連の入力は与えられていない。第４図では、参
甫助シンドロームビットｂ、、　ｓカ、Ｃ□１゜Ｌ　＋
　ｄ＋ａ＋Ｉ＋　ｄつ＋２の標準値は値０であるか或い
は与えられておらず、これらが供給される排他的０））
関数段は所望に応じ省略することができる。左側へのシ
ンドロームビットＳ、、Ｓ□１．Ｓ□２の出力も省略し
ろる。供給されるシンドロームビットＳっ−。、５ｓ−
１の標準値は値Ｏであるか或いはＡＮＤゲーグー４４．
１４６．１４８の関連の入力は与えられない（これらゲ
ートのすべてはこれら信号の反転値を受ける）。このよ
うに一連のパターン周期の左側終端部は空間的な畳込み
符号の訂正能力に影響を及ぼさない。

一般に、一連のパターン周期を正しく＃端させる特定の
処理は一連のパターン周期の右側の端部においても考慮
する必要がある。第１の可能性は右側の端部に部分的な
パターン周期を設けることにある。第２図では、ビット
ライン４０のみが現在のパターン周期に関するものであ
り、右側端部における唯一の部分的パターン周期におい
てこのビットラインを設ける必要がある。この場合ビッ
トライン４２は存在していないパターン周期に関するも
のである為、このビットラインは設ける必要がない。従
って右側端部におけるビットラインの順序は−４０，４
２−４０，４２−４０となる。

第３図に示す構造では、ビットライン６０（符号１００
）のみがそれぞれのパターン周期に対し関係しているも
のである。パターン周期の列の端部では、このビットラ
インく部分的な周期での）を最後のラインとして設ける
必要がある。このパターン周期の他の３本のラインは存
在しないパターン周期に関するものである為、これらの
ラインは意味のないものとなる。最後から１つ前のパタ
ーン周期は多くともビットライン６０．６２を有するこ
とができる（この場合−−−１−−−１１を有するライ
ン６４゜６６が存在しないパターン周期に関するもので
あり、従って意味のないものとなる）。最後から２つ前
のパターン周期は完全なものとすることができる。

従って、行の端部におけるビットラインの順番は（６０
，６２，６４，６６）−（６０，６２）−（６０）とな
る。

同様に、第４図では、パターン周期の行の終端部に以下
のビットラインを設けることができる。

（１００，１０２，１０４，１０６，１０８，１１０，
１１２，１１４）−（１００゜１０２、１０４．１０６
）−（１００，１０２）−（１００）。

上述したことは、所定のビットライン（パリティビット
ライン４０．　６０．　１００　ではない）がメモリの
使用にとって不必要なものである場合には、これらのビ
ットラインを省略することにより変更せし７めることが
できる。例えば５１２ニア＝７３＋１゜第４図の場合に
は、ライン１０２〜１０６の種々の組合せを最後の３つ
の部分的パターン周期から省略することができた。一般
に、メモリセルの非冗長列を（少なくとも組織的な符号
の場合に）無作為に省略することができる。例えば、メ
モリの容量にとって有利であれば、（８，７）符号を（
７，６）符号に変換することができる。

これとは逆のことも行ないうる為、完全なパターン周期
のみを設けるも、不適切な列ラインを考慮しないように
する。ＣＡＤ　システムの場合には、このようにするの
が有利である。その理由は、順次のパターン周期間の一
致数が増大する為である。

表面積をも減少せしめる第３の可能性はパターン周期を
巡回ループとすることにより得られる。

しかし、この場合、メモリの全幅を拘束長よりも大きく
する必要がある。その理由は、さもないと、符号が有効
とならない為である。この場合、第４図では、信号 Ｌ＋ｌ＋　Ｃ＋ｎ＋２＋　ｃｌｌｌ＋ｌ＋　ｄｌｌ＋３
＋　Ｌ＋２＋　ｄｌ＠＋Ｉ＋　５ｓ−１＋８つが右側か
ら出力される。更に、この右側では信号 ＳＩＩ＋ＩＩ　Ｓｍ＋２１　Ｓｌｌ＋３が入力される。

これらの１１個の信号は関連のパターン周期で用いうる
ようにする為に行方向で一連のパターン周期の一方の側
から他方の側に巡回させることができる。第４図では、
これら１１個の信号路の欠陥を３つの冗長メモリ列に関
連させて考慮する必要がある。メモリの大きさに応じて
より好ましい解決策を用いる。第３図で与えた解決策で
は、トレード・オフはメモリセルの２つの追加の列に対
する４つの追加の信号ラインである。−連のパターン周
期が第４図で番号−８，４，２１のビットラインを有し
、冗長メモリセルの最終列を排他的に最初の完全なパタ
ーン周期に含めることができ、し、かも多数の信号を巡
回させる必要がある場合には、中間の解決策をとること
もできる。

本発明の変形 本発明は種々に拡張および補足することができる。まず
第１に、パターン周期の大きさを変更しうる。例えばパ
ターン周期を１６または３２列に拡張しうる。一方、こ
の場合、冗長度は減少する。他方、拘束長は急激に増大
し、全訂正容量が減少する。この場合、最適値、すなわ
ち製造処理の最適歩留りの決定は予期される誤り、例え
ばいわゆるピンホールの個数に関連する。

パターン周期を大きくすることによる他の欠点は、誤り
訂正回路の論理深さ（ロジックデプス）が増大し、回路
動作が遅くなるということである。

通常のユーザの状態で試験を行なうか或いは処理速度を
高める為に誤り訂正回路を不作動とするのは以下のよう
にして行なう。すべてのへＮＤゲート（従って第４図で
はＡＮＤゲート１４４〜１５６）に追加の入力端子を設
ける。通常のユーザ状態では、これらの追加の入力端子
のすべてに論理値″１″′を与える為、誤り訂正装置は
前述したように動作する。

試験モードでは、追加のすべての入力端子に論理値ｕ　
０１１が与えられる。従って、すべてのＡＮＤゲートが
論理値ＩＩ　Ｏ＋１を出力し、排他的ＯＲ関数段１５８
〜１７０のすべてが非反転ゲート素子として動作する。

従って、外部試験を、取出すデータパターンに関して行
なうことができる。しかし７本例では、メモリセルの冗
長列自体をこのようにして試験することができない。ど
うしても必要ジするなら、そのデータをマルチプレクサ
（図面を簡単とする為に図示していない）により外部出
力端子の１つに供給しうるようにする。

第５図はランダムアクセスメモリの形態にした第２図の
拡張例を示す。素子４０．４２．４４．４６．４８゜５
０は第２図につき前述したものである。これに加えて以
下の素子を設けた。まず最初に、各メモリセルの各列に
対し両方向性の接続段２００／２０２を設け、場合によ
っては可能な２つの方向のうちの一方の方向のみを有効
にする追加の制御ラインを設ける。また符号化／復号化
（ｅｎｃ／ｄｅｃ）入力端子２０４をも設ける。この入
力端子は最初に回路２０６を制御する。簡単な実施例で
は、素子２１４を省略するも、列４２のデータ出力端子
を第一段の排他的ＯＲ関数段４４および変更段の排他的
ＯＲ関数段５０の入力端子に直接接続する。改善した解
決策では、マルチプレクサ２１４をこれらの間に接続し
、このマルチプレクサが復号時にその上側入力を通す。

復号動作中は、回路２０６が列４０における信号を通し
、信号ａ、、Ｓ、お、よび場合に応じ訂正されたデータ
ビットを前述したようにして出力端子２０８に生せしめ
る。更に、復号動作中、マルチプレクサ２１２とラッチ
回路２１０との直列回路が動作し、このようにして訂正
されたデータが変更データの書込みを開始しないように
する。すなわち、マルチプレクサ２１２が一般に左側の
位置に保たれ、復号信号がラッチ回路２１０を阻止し、
このラッチ回路が信号を生じないようにする。マルチプ
レクサ２１２は、新たなデータを書込むべき列に対して
書込みアドレス（Ｎ’ｌＡ）によってのみ右側の位置に
設定される。

回路２０Ｇに対する他の解決策は、この回路を、符号化
信号により阻止される論理ＡＮＤゲートを以って構成す
ることである。書込み中は読出し動作の場合と同様にラ
イン２０４における信号が最初すべての列に対し有効と
なる。しかし、マルチプレク゛　　サ２１２に対する信
号は、（第１列選択手段により）選択すべき列に対して
のみ右側の位置に設定される。また書込み中は、書込む
べき冗長度を決定する必要があり、この冗長度は新たに
書込むべきデータビットや既に存在するデータビットに
依存する。従って、原理的には全冗長度が新規に決定さ
れる。影響を受けない冗長ビットを残しておくこともで
きるも、この場合必要とする比較的複雑な制御回路が設
けられていない。第１段階では、新たに書込むべきデー
タ（ＷＲＤＡＴ）　は符号化信号による制御の下でマル
チプレクサ２１２（このマルチプレクサは右側の位置に
ある）を介してラッチ回路２１０に記憶される。保持す
べきデータビットに対しては、マルチプレクサ２１２は
左側の位置にあり、これらのデータビットは関連のラッ
チ回路２１０に記憶される。マルチプレクサ２１４が存
在する場合には、このマルチプレクサ２１４を下側の位
置にして、この新たなデータビットがこれまでメモリセ
ルに存在していたデータビットにとって代わるようにす
るマルチプレクサ２１４が設けられていない場合には、
ラッチ回路２１０の固定出力信号が両方向性接続段２０
２のダイナミック出力信号に勝るものとする。この場合
マルチプレクサ２０６　は論理値”　ｏ　”を出力する
。従って、これまで記１．αされていた冗長度の影響を
受けることなく、新たな冗長度が排他的ＯＲ関数段４４
．４６により計算される。次の書込み段階では、冗長ビ
ット　（この冗長ビットはローカル冗長ビットが復号中
値０を存する場合のシンドロームビットと同じである）
およびデータビットが両方向性接続段２００／２０２を
経て書込まれる。

第３および４図に示す例の場合で一般に（ｎ、　ｎ−１
）空間畳込み符号の場合にも対応する解決策を用いるこ
とができる。これらの解決策ではまず第１に冗長列の出
力端子と訂正装置の関連の入力端子との間にブロッキン
グ素子を必要とする。第２に、すべてのデータビットに
対するホールド素子および可制御選択素子を必要とし、
新たに受けたデータビットと保持すべきデータビットと
を所望に応じここに記憶しうるようにする。最後に、シ
ンドロームビットを冗長メモリセルの関連の列に供給す
る期間を必要とする。上述した場合には、シンドローム
ビットはメモリの他の部分の既に記憶されたデータビッ
ト（この場合ビットｂ、で表わされ、第３および４図の
場合前述したすべての信号すつ（−−−）、　ｃ（−−
−）、　ｄ（−−−）　　によって表わされる）によっ
ても決定されることに注意すべきである。

変更は訂正時に変更段（この変更段は符号化中遊んでい
る）でのみ行なわれる為、正しい冗長情報が記憶される
。他の解決策、例えば保持すべきデータビットを読出す
も再び書込まないようにする解決策も可能である。この
目的の為に、素子２０１に対する読出し／書込み制御信
号を書込みアドレスＷＡｌこよってともに決定する。こ
の方法は通常あまり良好な解決策ではない。

ダイナミックＭＯ３技術におけるランダムアクセスメモ
リでは、リフレッシュサイクルも実効する必要がある。

簡単な実施例では、情報を変更しないままに保つことが
できる。これは読出し／書込み素子である両方向性接続
段２００．２０２が、予備充電段階後のサンプルモード
中にセルノードを適切な電圧まで充電するのに充分なノ
ード容量を有するようにすることにより達成し、うる。

より一層優れた解決策は、所定の訂正度合を第５図に示
すような回路により導入しうるようにすることＣある３
、しかしこの場合の制御は書込み動作の場合の制御と相
違する。まず第１に、すべてのマルチプレクサが左側の
位置を占める。更に読出し動作中はすべてのマルチプレ
クサ２０６が冗長ビットに対し導通するように制御され
る。従って、（素子４４．４６を経る）冗長ビットに関
し、且つ（素子４４．４６゜４８、５０を経る）データ
ビットに関し訂正が行なわれる。この訂正は実際の拘束
長内では１回よりも多くないこと勿論である。

符号は所望に応じ（ｎ、　ｎ−ｊ）符号に拡張しうる。

ここにＪ＝２．３．−−−である。この場合一般に、復
号化はより複雑となる。第４図に示す解決策はｎ・１６
゜３２、−−−に拡張しろる。この場合効率を高くしう
る。

【図面の簡単な説明】

第１図は、本発明によるメモリを示すブロック線図、 第２図は、符号効率が１７２に等しい誤り訂正装置を示
すブロック線図、 第３図は、符号効率が３／４に等しい誤り訂正装置を示
すブロック線図、 第４図は、符号効率が７７８に等しい誤り訂正装置を示
すブロック線図、 第５図は、ランダムアクセスメモリを形成する為の第２
図の拡張例を示すブロック線図である。 ２０・・・メモリマトリックス ２２・・・行データ　　　　　２４・・・誤り訂正装置
２６・・・列デコーダ ４０・・・パリティピットライン ４２・・・データビットライン ４４・・・入力段（排他的ＯＲ関数段）４６、６８．７
０．７２．７４．７６、７８．８６．８ｇ、　９０゜１
１６、　１２０．　１２２．　１２６．　１３２．　１
３４．　１３６．　１３８．　　”４０゜１４２、１５
８〜１７０・・・排他的ＯＲ関数段４８、　８０．　８
２．　８４．　１４４〜１５６・・・ＡＮＤゲート５０
・・・変更段（排他的ＯＲ関数段）２００、２０２・・
・両方向性接続段 ２０４・・・符号化／復号化入力端子 ２０６、２１２．２１４・・・マルチプレクサ２１０・
・・ラッチ回路

Claims (1)

1. 【特許請求の範囲】 １、メモリセルの行および列のメモリマトリックスを有
   し、１行当りデータ情報と誤り防護冗長情報とを記憶す
   る半導体メモリであって、この半導体メモリは、メモリ
   マトリックスの列出力が供給されて各アクセス列に対し
   １つの記号を受けるオンチップの誤り訂正装置と、この
   誤り訂正装置の出力信号が供給されこれらの出力信号を
   他の使用に供する第１の列選択手段とを具えるようにし
   た当該半導体メモリにおいて、前記のメモリマトリック
   スは行方向で順次の少なくとも２つのパターンを有し、
   各パターンはｎ個の列を有しており、前記の誤り訂正装
   置は前記のメモリマトリックスの列出力端子に接続され
   、１つの前記のパターン内で冗長情報がこのパターンの
   所定の固定の一部（ｎ−ｋ）／ｎを満たす限りこの誤り
   訂正装置がｎ＞ｋとした（ｎ、ｋ）空間畳込み符号に応
   じて動作し、この誤り訂正装置は完全な各パターンに対
   し以下の４つの機能段、すなわちメモリセルから受けた
   情報からプレシン ドローム（ａ＿ｍ）および少なくとも１つの補助シンド
   ローム記号を形成する入力段、 第１方向での隣接パターンが存在する場 合にはこの隣接パターンから少なくとも１ つの補助シンドローム記号（ｂ＿ｍ）を受け、ローカル
   プレシンドロームによりローカル シンドロームを形成する第２段、 前記のローカルシンドロームと、第２の 方向での隣接パターンが存在する場合には この隣接パターンの少なくとも１つのシン ドローム記号とから、前記の第１の列選択 手段に供給すべき各情報信号に対する変更 信号を形成する合成段および それぞれの変更信号による制御の下で情 報信号を変更する変更段を具えていること を特徴とする半導体メモリ。 ２、メモリセルの行および列のメモリマトリックスを有
   し、１行当りデータ情報と誤り防護冗長情報とを記憶す
   る半導体メモリであって、この半導体メモリは、メモリ
   マトリックスの列出力が供給されて各アクセス列に対し
   １つの記号を受けるオンチップの誤り訂正装置と、この
   誤り訂正装置の出力信号が供給されこれらの出力信号を
   他の使用に供する第１の列選択手段とを具えるようにし
   た当該半導体メモリにおいて、前記のメモリマトリック
   スは行方向で順次の少なくとも２つのパターンを有し、
   各パターンはｎ個の列を有しており、前記の誤り訂正装
   置は類似の繰返しパターンに応じて前記のメモリマトリ
   ックスの列出力端子に接続され、列の個数で表わした符
   号のいかなる拘束長に対しても畳込み符号のデータ記号
   を訂正しうるようにする為に１つの前記のパターン内で
   冗長情報が当該パターンの （ｎ−ｋ）列の所定の個数のみを完全に満たすように割
   当られている限り誤り訂正装置がｎ＞ｋとした（ｎ、ｋ
   ）空間畳込み符号に応じて動作し、隣接パターン周期間
   でシンドロームビットおよび補助シンドロームビットを
   交換するようになっていることを特徴とする半導体メモ
   リ。 ３、請求項１または２に記載の半導体メモリにおいて、
   前記の少なくとも２つのパターンが互いに同じ列形状を
   有していることを特徴とする半導体メモリ。 ４、請求項１〜３項のいずれか一項に記載の半導体メモ
   リにおいて、前記の空間畳込み符号は、前記の各パター
   ン内に冗長情報を排他的に記憶するように割当てられた
   ｎ−ｋ個の列があるようにした組織符号であることを特
   徴とする半導体メモリ。 ５、メモリセルの行および列のメモリマトリックスを有
   し、１行当りデータ情報と誤り防護冗長情報とを記憶す
   る半導体メモリであって、この半導体メモリは、メモリ
   マトリックスの列出力が供給されて各アクセス列に対し
   １つの記号を受けるオンチップの誤り訂正装置と、この
   誤り訂正装置の出力信号が供給されこれらの出力信号を
   他の使用に供する第１の列選択手段とを具えるようにし
   た当該半導体メモリにおいて、前記のメモリマトリック
   スは行方向で順次の少なくとも２つのパターンを有し、
   各パターンは多くともｎ個の列を有し、前記の誤り訂正
   装置は前記のメモリマトリックスの列出力端子に接続さ
   れ且つこの誤り訂正装置は前記の各パターンに対し誤り
   訂正パターンを有し、前記のいかなるパターン内でも冗
   長情報が当該パターンの（ｎ−ｋ）列の所定の固定個数
   のみを完全に満たすように割当てられている限り前記の
   誤り訂正装置がｎ＞ｋとした（ｎ、ｋ）空間畳込み符号
   に応じて動作するようになっており、前記の誤り訂正装
   置は、列数で表わした符号の各拘束長に対しそれぞれデ
   ータ記号を訂正し且つ隣接パターン周期間でシンドロー
   ムビットおよび補助シンドロームビットを交換する手段
   を有していることを特徴とする半導体メモリ。 ６、請求項１〜５のいずれか一項に記載の半導体メモリ
   において、各記号が単一ビットを以って構成されている
   ことを特徴とする半導体メモリ。 ７、請求項１〜６のいずれか一項に記載の半導体メモリ
   において、畳込み符号がビットレベルでの組織符号であ
   ることを特徴とする半導体メモリ。 ８、請求項１〜６のいずれか一項に記載の半導体メモリ
   において、畳込み符号がビットレベルでの組織符号では
   なく、前記の第１の列選択手段がマトリックス反転手段
   と関連していることを特徴とする半導体メモリ。 ９、請求項１〜８のいずれか一項に記載の半導体メモリ
   において、畳込み符号が（ｎ、ｎ−１）符号であること
   を特徴とする半導体メモリ。 １０、請求項１〜９のいずれか一項に記載の半導体メモ
   リにおいて、前記のメモリマトリックスと誤り訂正装置
   との間に第２の列選択手段が接続されていることを特徴
   とする半導体メモリ。 １１、請求項１０に記載の半導体メモリにおいて、前記
   の第２の列選択手段の選択係数が前記の第１の列選択手
   段の選択係数よりも小さいことを特徴とする半導体メモ
   リ。 １２、請求項１〜１１のいずれか一項に記載の半導体メ
   モリにおいて、完全なパターンに対し （ｎ−１）個のビットを前記の第１の列選択手段に供給
   する為に前記のパターンが少なくともｎ＝４個の列を有
   し、前記の第２段が補助シンドロームビットを受けるよ
   うになっており、これら補助シンドロームビットの各々
   は、第１の方向でのすぐ隣りのパターンが存在する場合
   にこのパターンの少なくとも１つのデータビットから成
   っており、パターンの前記の合成段は、第１の方向での
   すぐ隣りのパターンおよび第２の方向でのすぐ隣りの順
   次の２つのパターンが存在する場合にこれらパターンか
   らシンドロームビットを受けるようになっていることを
   特徴とする半導体メモリ。 １３、請求項１〜１２のいずれか一項に記載の半導体メ
   モリにおいて、ｊ＝３としてｎ＝２＾ｊであることを特
   徴とする半導体メモリ。 １４、請求項１〜１３のいずれか一項に記載の半導体メ
   モリにおいて、ｎ＝２＾ｊに対し少なくとも１つの不完
   全な最終パターンが一連のパターンの少なくとも１つの
   端部に設けられており、すべての不完全な最終パターン
   が少なくとも、完全な各パターンに対し設けられた冗長
   列を有し、これら冗長列から誤り訂正装置でシンドロー
   ムビットと補助シンドロームビットとの双方またはいず
   れか一方を形成しうるようになっていることを特徴とす
   る半導体メモリ。 １５、請求項１〜１４のいずれか一項に記載の半導体メ
   モリにおいて、一連のパターンの端部に、一連の必要な
   シンドロームビットおよび補助シンドロームビットのそ
   れぞれの他方の端部への巡回接続部が設けられているこ
   とを特徴とする半導体メモリ。 １６、請求項１〜１５のいずれか一項に記載の半導体メ
   モリにおいて、前記の第１の列選択手段が両方向に動作
   し、各冗長列に対しシンドロームビット形成手段が設け
   られ、このシンドロームビット形成手段の出力端子は、
   外部から受けた情報およびメモリマトリックスに残存し
   ている情報により復元された冗長ビットを記憶する為に
   冗長列の列入力端子に接続しうるようになっていること
   を特徴とする半導体メモリ。 １７、請求項１〜１６のいずれか一項に記載の半導体メ
   モリにおいて、前記の第１の列選択手段に接続された変
   更段が無視訂正信号による制御の下で可能な訂正を無視
   するようになっていることを特徴とする半導体メモリ。 １８、請求項１〜１７のいずれか一項に記載の半導体メ
   モリにおいて、メモリセルの不完全な行の代りにメモリ
   セルの他の行を連続的にアドレスする置換機構が設けら
   れていることを特徴とする半導体メモリ。 １９、請求項１６に記載の半導体メモリにおいて、リフ
   レッシュ機構が設けられ、訂正可能な誤りを訂正する為
   に回帰リフレッシュ信号による制御の下で誤り訂正装置
   が動作しうるようになっていることを特徴とする半導体
   メモリ。 ２０、請求項１〜１９のいずれか一項に記載の半導　体
   メモリを具えることを特徴とする集積回路。