JPH01159899A - Ｉｃカードの１ビットデータ誤り訂正における記憶素子有効利用法 - Google Patents
Ｉｃカードの１ビットデータ誤り訂正における記憶素子有効利用法Info
- Publication number
- JPH01159899A JPH01159899A JP62319575A JP31957587A JPH01159899A JP H01159899 A JPH01159899 A JP H01159899A JP 62319575 A JP62319575 A JP 62319575A JP 31957587 A JP31957587 A JP 31957587A JP H01159899 A JPH01159899 A JP H01159899A
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- card
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明Ｈ１ＩＣカードの１ビットデータ誤り訂正にお
ける記憶素子有効利用法に関するものである。
ける記憶素子有効利用法に関するものである。
ＥＣＣ回路は主としてメモリＩＣのチップ内に構成され
ている場合が多く、それもマスクＲＯＭ、 ＩＪＰＲＯ
Ｍ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ
Ｐｒｏｇｒｍｍｓｂｌｅ Ｒａ１ｄ ０ｎｌｙ Ｍｅ−
ｍｏｒｙ ）などに限られて使用されているにすぎない
。
ている場合が多く、それもマスクＲＯＭ、 ＩＪＰＲＯ
Ｍ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ
Ｐｒｏｇｒｍｍｓｂｌｅ Ｒａ１ｄ ０ｎｌｙ Ｍｅ−
ｍｏｒｙ ）などに限られて使用されているにすぎない
。
一方、ＩＣカードはＳＲＡＭ （Ｓｔａｔｉｃ Ｒａｎ
ｄｏＩＴＩＡｃｓｅｓｓＭｅｍｏｒｙ）、 ＥＰＲＯＭ
（Ｅｒａｓａｂｌｅ ＰｒｏｇｒａａｌＩａｂｌｅ
Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）で構成される場合が
多く、それらのメモリＩＣはデータ誤書き込み、誤読み
出しく特に１バイトデータのうち１ビツト）する可能性
がある。
ｄｏＩＴＩＡｃｓｅｓｓＭｅｍｏｒｙ）、 ＥＰＲＯＭ
（Ｅｒａｓａｂｌｅ ＰｒｏｇｒａａｌＩａｂｌｅ
Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）で構成される場合が
多く、それらのメモリＩＣはデータ誤書き込み、誤読み
出しく特に１バイトデータのうち１ビツト）する可能性
がある。
従来のＩＣカードの回路構成は、ＳＲＡＭ 、 ＥＰＲ
ＯＭなどのメモリＩＣを中心に、その周辺ＩＣとして、
デコーダなどのゲートアレイ及び抵抗などで構成されて
いるにすぎず、従って、メモリへの直接的な書き込み、
読み出しが行なわれているだけで、データ誤りに対する
保護対策がとられていなかりたＯ データ誤り訂正のためにＥＣＣ回路をＩＣカード内に設
けようとすれば、主データ記憶用のメインメモリに加え
て、第２図に示すようなチエツクピット発生回路、デー
タ誤り検出回路、データ誤り訂正回路などのゲートアレ
イ、それにチエツクピット記憶用のサブメモリを堵載す
ることが必要とな、ｉ９．ＩＣカードの大容漬化、コス
ト低減化をさまたげることになるからである。
ＯＭなどのメモリＩＣを中心に、その周辺ＩＣとして、
デコーダなどのゲートアレイ及び抵抗などで構成されて
いるにすぎず、従って、メモリへの直接的な書き込み、
読み出しが行なわれているだけで、データ誤りに対する
保護対策がとられていなかりたＯ データ誤り訂正のためにＥＣＣ回路をＩＣカード内に設
けようとすれば、主データ記憶用のメインメモリに加え
て、第２図に示すようなチエツクピット発生回路、デー
タ誤り検出回路、データ誤り訂正回路などのゲートアレ
イ、それにチエツクピット記憶用のサブメモリを堵載す
ることが必要とな、ｉ９．ＩＣカードの大容漬化、コス
ト低減化をさまたげることになるからである。
従来のＩＣカードで採用されているメモリ構成のみでは
、ＩＣのメモリセル劣化などによるデータ惧りが偶発す
る恐れがある。
、ＩＣのメモリセル劣化などによるデータ惧りが偶発す
る恐れがある。
メモＩＪＩｃ及びカードが大容量化されるにつれ、ピッ
ト不良の起こる可能性も高く、１ビツトの不良で１枚の
カードが使用不能となるか、あるいはメモリ領域の内、
特定エリアの使用ができなくなってしまう。また、製造
側からすれば、ビット不良がカードの歩留り、また、信
頼性保証にも影響するなどの問題点があった。
ト不良の起こる可能性も高く、１ビツトの不良で１枚の
カードが使用不能となるか、あるいはメモリ領域の内、
特定エリアの使用ができなくなってしまう。また、製造
側からすれば、ビット不良がカードの歩留り、また、信
頼性保証にも影響するなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ＩＣカードのデータ各バイトの１ビツト不良
を救済できるとともに、そのために使用するＥＣＣ回路
におけるチエツクピットメモリを有効利用できるＩＣカ
ードを得ることを目的とする。
たもので、ＩＣカードのデータ各バイトの１ビツト不良
を救済できるとともに、そのために使用するＥＣＣ回路
におけるチエツクピットメモリを有効利用できるＩＣカ
ードを得ることを目的とする。
Ｃ問題点を解決するための手段〕
この発明はＥＣＣ回路におけるチエツクデータ用メモリ
として、メインメモリＩＣと同型のメモリＩＣを採用す
ることによシ、回路設計及び製造が比較的容易になるこ
と、あわせて８ビツトデータの誤り検出に必要なチエツ
クデータは４ビツトであることから、サブメモリの８と
ットデータに異なる２アドレスのチエツクデータ４ビツ
トずつを記憶させることにより、２個のメインメモリＩ
Ｃに対して、そのチエツクデータ用として１個の同型同
容量のメインメモリＩＣでまかなえるようにしたもので
ある。
として、メインメモリＩＣと同型のメモリＩＣを採用す
ることによシ、回路設計及び製造が比較的容易になるこ
と、あわせて８ビツトデータの誤り検出に必要なチエツ
クデータは４ビツトであることから、サブメモリの８と
ットデータに異なる２アドレスのチエツクデータ４ビツ
トずつを記憶させることにより、２個のメインメモリＩ
Ｃに対して、そのチエツクデータ用として１個の同型同
容量のメインメモリＩＣでまかなえるようにしたもので
ある。
この発明におけるＩＣカードはＥＣＣ回路によりメモＩ
ＪＩＣ内部で１ビツトデータ誤りが発生しても、カード
端子からは誤りを訂正したデータが出力される。しかも
ＥＣＣ回路のうちのチエツクピット記憶用メモリとして
ｒａｔ、 ＩＣカード内の本来のデータ記憶用メモＩ
ＪＩｃと同じ型のメモリＩＣが利用でき、そして、その
チエツクピット記憶用メモリ１個で同じ記憶容量を持メ
インメモリ２個のデータ訂正を可能にする。
ＪＩＣ内部で１ビツトデータ誤りが発生しても、カード
端子からは誤りを訂正したデータが出力される。しかも
ＥＣＣ回路のうちのチエツクピット記憶用メモリとして
ｒａｔ、 ＩＣカード内の本来のデータ記憶用メモＩ
ＪＩｃと同じ型のメモリＩＣが利用でき、そして、その
チエツクピット記憶用メモリ１個で同じ記憶容量を持メ
インメモリ２個のデータ訂正を可能にする。
以下、この発明の一実施例を図について説明する０
まず、 ＸＣカードにＥＣＣ回路を採用した場合であ
るが、ｇＩＪ２図はＳＲＡＭカードにＥＣＣ回路を搭載
した場合のブロック図である。図において、（Ｉｌｌは
本来のデータを記憶するためのメインメモリとして使用
するＳＲＡＭである。Ｑ（至）は各アドレスのデータに
対する誤り検出用チエツクデータを発生する回路、ｔｉ
ｌ＆−！チエツクデータ記憶用サブメモリとして使用す
るＳＲＡＭ 、 ａ＜はデータ読み出しの際にデータＯ
誤りを検出する誤り検出回路、（１句は誤りが検出され
た場合、その誤りのデータを訂正するデータ誤り訂正回
路である。また、（ＡＩ）〜（Ａ４） ｉデータの伝達
方向を制御するためのゲートで、コントロール信号がＨ
”レベルのとき、ゲート出力はハイインピーダンス状態
となる。
るが、ｇＩＪ２図はＳＲＡＭカードにＥＣＣ回路を搭載
した場合のブロック図である。図において、（Ｉｌｌは
本来のデータを記憶するためのメインメモリとして使用
するＳＲＡＭである。Ｑ（至）は各アドレスのデータに
対する誤り検出用チエツクデータを発生する回路、ｔｉ
ｌ＆−！チエツクデータ記憶用サブメモリとして使用す
るＳＲＡＭ 、 ａ＜はデータ読み出しの際にデータＯ
誤りを検出する誤り検出回路、（１句は誤りが検出され
た場合、その誤りのデータを訂正するデータ誤り訂正回
路である。また、（ＡＩ）〜（Ａ４） ｉデータの伝達
方向を制御するためのゲートで、コントロール信号がＨ
”レベルのとき、ゲート出力はハイインピーダンス状態
となる。
次に、こＯＥＣＣ回路ブロック図を用いて、データ誤り
訂正を行う動作を説明する。
訂正を行う動作を説明する。
まず、カードへデータを書き込む場合、■（Ａ１）のゲ
ートを通ってデータがＳＲＡＭ ［１１に書き込まれる
。■同時に誤り検出用チエツクデータ発生回路（Ｉ３１
からに、送られて来た８ビツトデータに対応した誤り検
出用の４ビツトデータが出力される。■このチエツクデ
ータはゲー） （Ａ２）を通、９、ＳＲＡＭ１ｌｌに書
き込まれる。
ートを通ってデータがＳＲＡＭ ［１１に書き込まれる
。■同時に誤り検出用チエツクデータ発生回路（Ｉ３１
からに、送られて来た８ビツトデータに対応した誤り検
出用の４ビツトデータが出力される。■このチエツクデ
ータはゲー） （Ａ２）を通、９、ＳＲＡＭ１ｌｌに書
き込まれる。
次に、データの読み出し時には、■まず、メインＣＤ
ＳＲＡＭ （１１＞からそのアドレスにおける８とット
データが出力され、■チエツクピット発生回路から、そ
のデータに対するチエツクデータが出力され、誤り検出
回路０４）に入力される。■このとき同時に、サブＲＡ
Ｍ ＋３１からチエツクデータが出力され、ゲー） （
Ａ３）を通シ、これも誤り検出回路（４）に入力される
。上記■と■における２つのチエツクデータは、メイン
ＲＡＭ ｉｌ＋から正しいデータが出力されておれば互
いに等しいはずである。■そこで、誤り検出回路では、
この２つのチエツクデータを比較することによって誤り
を検出し、その結果としての信号を誤り訂正回路に向け
て出力する。■誤り訂正回路（５１９１、その信号を受
けて８ビツトのデータのうちの誤りのビットを見つけ、
■そのビットを反転させ、正しいデータとしてゲート（
Ｍ）を通してシステム側に出力する。
ＳＲＡＭ （１１＞からそのアドレスにおける８とット
データが出力され、■チエツクピット発生回路から、そ
のデータに対するチエツクデータが出力され、誤り検出
回路０４）に入力される。■このとき同時に、サブＲＡ
Ｍ ＋３１からチエツクデータが出力され、ゲー） （
Ａ３）を通シ、これも誤り検出回路（４）に入力される
。上記■と■における２つのチエツクデータは、メイン
ＲＡＭ ｉｌ＋から正しいデータが出力されておれば互
いに等しいはずである。■そこで、誤り検出回路では、
この２つのチエツクデータを比較することによって誤り
を検出し、その結果としての信号を誤り訂正回路に向け
て出力する。■誤り訂正回路（５１９１、その信号を受
けて８ビツトのデータのうちの誤りのビットを見つけ、
■そのビットを反転させ、正しいデータとしてゲート（
Ｍ）を通してシステム側に出力する。
ＥＣＣ回路の動作については上記で説明した通りである
が、このようなメモリの使い方では、メインメモリ１個
に対してサブメモリ１個となシ、サブメモリのデータ残
り４ビツトを使用していないので効率が悪い。１さらに
改良を加えたものが第１図である。
が、このようなメモリの使い方では、メインメモリ１個
に対してサブメモリ１個となシ、サブメモリのデータ残
り４ビツトを使用していないので効率が悪い。１さらに
改良を加えたものが第１図である。
第１図に、この発明の一実施例によるＥＣＣ回路におけ
るチエツクデータ記憶用メモリの有効利用を示すブロッ
ク図であり、図において、（１）はサブメモリであり、
（２１〜ｆｉｌ ｅ （７１〜（９）はデータの伝達方
向を制御するためのゲー） 、（５１、（６１は４ビツ
トデーター時保持用のＤ型フリップフロップである。
るチエツクデータ記憶用メモリの有効利用を示すブロッ
ク図であり、図において、（１）はサブメモリであり、
（２１〜ｆｉｌ ｅ （７１〜（９）はデータの伝達方
向を制御するためのゲー） 、（５１、（６１は４ビツ
トデーター時保持用のＤ型フリップフロップである。
次に、このブロック図におけるデータの動きを順に説明
する。
する。
書き込み時；まず、チエツクデータ発生回路から、その
アドレスのデータに応じた４ビツトのチエツクデータが
発生され、そのアドレスが偶数アドレス、すなわちＡＯ
−１°Ｌ°“ならばゲート（９）が開き、サブＲＡＭの
（Ｄｏ−Ｄ３）に瞥き込まれる。また奇数アドレスなら
ば、同様にゲート（２）が開き、（Ｄ４〜Ｄ７）に書き
込まれる。りまシ、メインメモリのアドレスに対して、
サブメモリに格納されるチエツクデータのアドレスは第
３図に示す、この発明によるチエツクデータ記憶用メモ
リのチエツクデータの格納を示す図のような対応となる
。
アドレスのデータに応じた４ビツトのチエツクデータが
発生され、そのアドレスが偶数アドレス、すなわちＡＯ
−１°Ｌ°“ならばゲート（９）が開き、サブＲＡＭの
（Ｄｏ−Ｄ３）に瞥き込まれる。また奇数アドレスなら
ば、同様にゲート（２）が開き、（Ｄ４〜Ｄ７）に書き
込まれる。りまシ、メインメモリのアドレスに対して、
サブメモリに格納されるチエツクデータのアドレスは第
３図に示す、この発明によるチエツクデータ記憶用メモ
リのチエツクデータの格納を示す図のような対応となる
。
ところが、８ビツトデータを有するメモリは、ＩＦき込
み時には、８ビツトとも同時に筈き込みモードとなυ、
そのままでは（Ｄｏ〜Ｄ３） 、 （Ｄ４〜Ｄ７）の片
方の４ビツトデータを保持し片方の４ビツトデータだけ
を書き換えるという動作は不可能であった。
み時には、８ビツトとも同時に筈き込みモードとなυ、
そのままでは（Ｄｏ〜Ｄ３） 、 （Ｄ４〜Ｄ７）の片
方の４ビツトデータを保持し片方の４ビツトデータだけ
を書き換えるという動作は不可能であった。
そこで、まず、サブメモリに書き込む前にサブメモリを
一旦読み出しモードにし、（Ｄ４〜Ｄ７） のデータを
Ｄ型フリップフロップ（６）でラッチしておく。このラ
ッチのためのパルスは、図では丁クロツタの立ち上がり
を使っているが、データラッチのタイミングさえ満足で
きれば何でも構わない。
一旦読み出しモードにし、（Ｄ４〜Ｄ７） のデータを
Ｄ型フリップフロップ（６）でラッチしておく。このラ
ッチのためのパルスは、図では丁クロツタの立ち上がり
を使っているが、データラッチのタイミングさえ満足で
きれば何でも構わない。
Ｄ型フリップフロップにデータラッチ後、次に書き込み
モードに移るが、このときメインメモリの偶数アドレス
ｔき込みなので、ＡＯ−’″Ｌ”であり、ゲート（４＋
、 （９１が開き、サブメモリには８ビット同時に、
しかも、（Ｄ４〜Ｄ７）は書き込み前と同じ内容が保持
される。奇数アドレスの書き込換えの場合も同様である
。
モードに移るが、このときメインメモリの偶数アドレス
ｔき込みなので、ＡＯ−’″Ｌ”であり、ゲート（４＋
、 （９１が開き、サブメモリには８ビット同時に、
しかも、（Ｄ４〜Ｄ７）は書き込み前と同じ内容が保持
される。奇数アドレスの書き込換えの場合も同様である
。
読み出し時；メインメモリのデータ読み出し時には、サ
ブＲＡＭのデータが８ビット同時に出力されるが、この
うちどちらの４ビツトデータが誤り検出回路に送られる
かは、ゲー） ｆ３＋ 、 ＋８１によって制御され、
メインメモリの偶数アドレスの読み出し時であればサブ
メモリの（ＤＯ−Ｄ３） ＃奇数番地であれば（Ｄ４〜
Ｄ７）が誤り検出回路へ送られる。
ブＲＡＭのデータが８ビット同時に出力されるが、この
うちどちらの４ビツトデータが誤り検出回路に送られる
かは、ゲー） ｆ３＋ 、 ＋８１によって制御され、
メインメモリの偶数アドレスの読み出し時であればサブ
メモリの（ＤＯ−Ｄ３） ＃奇数番地であれば（Ｄ４〜
Ｄ７）が誤り検出回路へ送られる。
ただし、この方式では、ＩＣカードへのデータ書き込み
時、４ｊＩｊ４図に示すようにアドレスサイクル時間は
、通常の書き込み時のアドレスサイクル時間に読み出し
時のアドレスサイクル時間を加えた分だけ長い時間を必
要とする。
時、４ｊＩｊ４図に示すようにアドレスサイクル時間は
、通常の書き込み時のアドレスサイクル時間に読み出し
時のアドレスサイクル時間を加えた分だけ長い時間を必
要とする。
なお、上記実施例では、サブＲＡＭへの“ＧＥ、ＯＥ。
ＷＥ（Ｚ）：１７ト０−ルミ子を直接メインメモリのそ
れぞれのコントロール端子と接続し、ＩＣカード外部か
らＥＣＣ回路の動作を活かすような信号を送るようにし
ているが、そうせずにサブＲＡＭ専用ＣＥ、 ＯＥ、
ＷＥのクロック発生源をＩＣカード内に設け、ＩＣカー
ドへのコントロール入力とじてげ、メインメモリのみの
動作だけを考慮したクロックを入力するようにしてもよ
い。
れぞれのコントロール端子と接続し、ＩＣカード外部か
らＥＣＣ回路の動作を活かすような信号を送るようにし
ているが、そうせずにサブＲＡＭ専用ＣＥ、 ＯＥ、
ＷＥのクロック発生源をＩＣカード内に設け、ＩＣカー
ドへのコントロール入力とじてげ、メインメモリのみの
動作だけを考慮したクロックを入力するようにしてもよ
い。
また、上記実施例でｔ−！、ＳＲＡＭカードの場合につ
いて説明したが、ｏＴＰカードやＥＥＰＲＯＭカードの
場合も同様な方法が応用できる。
いて説明したが、ｏＴＰカードやＥＥＰＲＯＭカードの
場合も同様な方法が応用できる。
以上のようにこの発明ｔ−！、ＩＣカード内にＥＣＣ回
路を設けたので、データの信頼性が向上し、ま７（、Ｅ
ＣＣ回路中のチエツクビット用メモリＩＣはメインメモ
リの半分の記憶容量のものでまかなえるという効果があ
る。
路を設けたので、データの信頼性が向上し、ま７（、Ｅ
ＣＣ回路中のチエツクビット用メモリＩＣはメインメモ
リの半分の記憶容量のものでまかなえるという効果があ
る。
第１図はこの発明の一実施例によるＥＣＣ回路における
チエツクデータ記憶用メモリの有効利用法を示すブロッ
ク図、第２図はＳＲＡＭカードにＥＣＣ回路を搭載した
場合のブロック図、第３図はこの発明によるチエツクデ
ータ記憶用メモリのチエツクデータの格納を示す図、第
４図に書き込みクロックのタイミングを示す図である。 図において、１１１［チエツクデータ記憶用サブＲＡＭ
、 （２１〜（４）及び（７）〜（９）はデータの伝
達方向を制御する丸めのゲート、（５）、＋６１［４ビ
ツトデーター時記憶用り型フリップフロップ、ααにデ
コーダ、（ｕｌ 、０２に本来のデータ記憶用ＲＡＭで
、（１１）はその下位アドレス側（４ＪＩｉ３図でＳ
ＲＡＭ■と呼んでいる）、０ツバ上位アドレス側（同じ
＜ ＳＲＡＭ■）、（１３１Ｈチ工ツクデータ発生回路
、α４は誤り検出回路、ａ５１は誤り訂正回路、（＾ｌ
）〜（Ａ４）σデータの伝達方向を制御するためのゲー
トである。 なお、図中、同一符号は同一、又は相当部分を示す。
チエツクデータ記憶用メモリの有効利用法を示すブロッ
ク図、第２図はＳＲＡＭカードにＥＣＣ回路を搭載した
場合のブロック図、第３図はこの発明によるチエツクデ
ータ記憶用メモリのチエツクデータの格納を示す図、第
４図に書き込みクロックのタイミングを示す図である。 図において、１１１［チエツクデータ記憶用サブＲＡＭ
、 （２１〜（４）及び（７）〜（９）はデータの伝
達方向を制御する丸めのゲート、（５）、＋６１［４ビ
ツトデーター時記憶用り型フリップフロップ、ααにデ
コーダ、（ｕｌ 、０２に本来のデータ記憶用ＲＡＭで
、（１１）はその下位アドレス側（４ＪＩｉ３図でＳ
ＲＡＭ■と呼んでいる）、０ツバ上位アドレス側（同じ
＜ ＳＲＡＭ■）、（１３１Ｈチ工ツクデータ発生回路
、α４は誤り検出回路、ａ５１は誤り訂正回路、（＾ｌ
）〜（Ａ４）σデータの伝達方向を制御するためのゲー
トである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- データ記憶用素子を中心とし、その他記憶素子への入出
力信号を制御するための周辺素子などで構成された電子
回路を有し、かつ、その電子回路への入出力用の接続端
子を備えたＩＣカードへの書き込み、読み出しにおいて
、データ１ビット誤り訂正用として、ＩＣカード内部に
ＥＣＣ（ＥｆｆｏｒＣｏｒｒｅｃｔＣｏｒｄ）回路を導
入した場合に、誤り検出用データを記憶させるための記
憶素子を本来のデータ記憶素子と同型同容量のものを用
い、かつ、その誤り検出用データ記憶素子１個で、本来
のデータ記憶素子２個分のデータの１ビット誤り訂正を
可能にすることにより、記憶素子を有効に利用できるこ
とを特徴とするＩＣカードの１ビットデータ誤り訂正に
おける記憶素子有効利用法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62319575A JPH01159899A (ja) | 1987-12-16 | 1987-12-16 | Ｉｃカードの１ビットデータ誤り訂正における記憶素子有効利用法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62319575A JPH01159899A (ja) | 1987-12-16 | 1987-12-16 | Ｉｃカードの１ビットデータ誤り訂正における記憶素子有効利用法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01159899A true JPH01159899A (ja) | 1989-06-22 |
Family
ID=18111793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62319575A Pending JPH01159899A (ja) | 1987-12-16 | 1987-12-16 | Ｉｃカードの１ビットデータ誤り訂正における記憶素子有効利用法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01159899A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023156882A1 (ja) * | 2022-02-17 | 2023-08-24 | 株式会社半導体エネルギー研究所 | 記憶装置、記憶装置の動作方法、およびプログラム |
-
1987
- 1987-12-16 JP JP62319575A patent/JPH01159899A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023156882A1 (ja) * | 2022-02-17 | 2023-08-24 | 株式会社半導体エネルギー研究所 | 記憶装置、記憶装置の動作方法、およびプログラム |
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