JPH01161754A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01161754A JPH01161754A JP62322151A JP32215187A JPH01161754A JP H01161754 A JPH01161754 A JP H01161754A JP 62322151 A JP62322151 A JP 62322151A JP 32215187 A JP32215187 A JP 32215187A JP H01161754 A JPH01161754 A JP H01161754A
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- inverter
- semiconductor device
- wiring material
- drain region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置における配線の構造に関するもの
である。
である。
（従来の技術）
第３図は２個のインバータ回路により構成された従来の
ラッチ回路の一例を示す回路図である。
ラッチ回路の一例を示す回路図である。
同図において、１はＰチャネルトランジスタ、２はＮチ
ャネルトランジスタであって、両トランジスター、２に
よりＣＭＯＳインバーター１が構成されている。すなわ
ち、Ｐチャネルトランジスタ１とＮチャネルトランジス
タ２とが直列に接続されて、電源電位■。０と接地レベ
ルＧＮＤとの間に介挿され、Ｐチャネルトランジスター
とＮチャネルトランジスタ２との各々のゲートに内部回
路（図示省略）より入力信号■１−与えられて、各々の
ドレイン間のノードＮ から出力信号Ｖ。Ｕ工。
ャネルトランジスタであって、両トランジスター、２に
よりＣＭＯＳインバーター１が構成されている。すなわ
ち、Ｐチャネルトランジスタ１とＮチャネルトランジス
タ２とが直列に接続されて、電源電位■。０と接地レベ
ルＧＮＤとの間に介挿され、Ｐチャネルトランジスター
とＮチャネルトランジスタ２との各々のゲートに内部回
路（図示省略）より入力信号■１−与えられて、各々の
ドレイン間のノードＮ から出力信号Ｖ。Ｕ工。
が取り出されるように構成されている。また、３はＰチ
ャネルトランジスタ、４はＮチャネルトランジスタであ
って、両］・ランジスタ３．４によりＣＭＯＳインバー
タ■２が構成されている。すなわち、Ｐチャネルトラン
ジスタ３とＮチャネルトランジスタ４とが直列に接続さ
れて、電源電位Ｖｃｃと接地レベルＧＮＤとの間に介挿
され、Ｐチャネルトランジスタ３とＮチャネルトランジ
スタ４との各々のゲートにはＣＭＯＳインバータ■１か
らの信号ｖｏｕ■１が与えられて、各々のドレイン間の
ノードＮ２から出力信号■。Ｕ□２が取り出されＰチャ
ネルトランジスタ１とＮチャネルトランジスタ２との各
々のゲートに与えられるように構成されている。
ャネルトランジスタ、４はＮチャネルトランジスタであ
って、両］・ランジスタ３．４によりＣＭＯＳインバー
タ■２が構成されている。すなわち、Ｐチャネルトラン
ジスタ３とＮチャネルトランジスタ４とが直列に接続さ
れて、電源電位Ｖｃｃと接地レベルＧＮＤとの間に介挿
され、Ｐチャネルトランジスタ３とＮチャネルトランジ
スタ４との各々のゲートにはＣＭＯＳインバータ■１か
らの信号ｖｏｕ■１が与えられて、各々のドレイン間の
ノードＮ２から出力信号■。Ｕ□２が取り出されＰチャ
ネルトランジスタ１とＮチャネルトランジスタ２との各
々のゲートに与えられるように構成されている。
次に、以上のように構成されたラッチ回路の動作につい
て説明する。まずＬ″がラッチされている状態で、入力
信号■１Ｎ、！ニジてＨ″が入力されると、Ｐチャネル
トランジスタ１およびＮチャネルトランジスタ２のゲー
トにそれぞれ“ＨＩＩが印加されて、Ｐチャネルトラン
ジスタ１は遮断状態となる一方、Ｎチャネルトランジス
タ２は導通状態となる。その結果、それまで゛トビルベ
ルであったノードＮ１における信号■。ＵＴＩは、“Ｌ
”レベルになる。
て説明する。まずＬ″がラッチされている状態で、入力
信号■１Ｎ、！ニジてＨ″が入力されると、Ｐチャネル
トランジスタ１およびＮチャネルトランジスタ２のゲー
トにそれぞれ“ＨＩＩが印加されて、Ｐチャネルトラン
ジスタ１は遮断状態となる一方、Ｎチャネルトランジス
タ２は導通状態となる。その結果、それまで゛トビルベ
ルであったノードＮ１における信号■。ＵＴＩは、“Ｌ
”レベルになる。
ノードＮ の信号■。Ｕ□１が“Ｌ″レベルなると、こ
の“Ｌ”レベルの信号が第２のインバータ回路Ｉ２に与
えられてＰチャネルトランジスタ３が導通状態となる一
方、Ｎチャネルトランジスタ４が遮断状態になる。その
結果、それまで“°Ｌ″レベルであったノードＮ の出
力信号Ｖ。Ｕ□２は、ａｉ Ｈ″レベル切り換わる。し
たがって、この後入力信号Ｖ１Ｎとして“Ｈ”が与えら
れずとも、ＣＭＯＳインバーター の出力信号Ｖ と
して２ ０ＵＴ２ “Ｈ”がＣＭＯＳインバーター１に与えられるので、入
力信号■１Ｎの内容がそのままラッチされる。
の“Ｌ”レベルの信号が第２のインバータ回路Ｉ２に与
えられてＰチャネルトランジスタ３が導通状態となる一
方、Ｎチャネルトランジスタ４が遮断状態になる。その
結果、それまで“°Ｌ″レベルであったノードＮ の出
力信号Ｖ。Ｕ□２は、ａｉ Ｈ″レベル切り換わる。し
たがって、この後入力信号Ｖ１Ｎとして“Ｈ”が与えら
れずとも、ＣＭＯＳインバーター の出力信号Ｖ と
して２ ０ＵＴ２ “Ｈ”がＣＭＯＳインバーター１に与えられるので、入
力信号■１Ｎの内容がそのままラッチされる。
次に、入力信号ｖ１ＮとしてＬ″が入力されると、Ｐチ
ャネルトランジスターが導通状態となる一方、Ｎチャネ
ルトランジスタ２が遮断状態となる。その結果、ノード
Ｎ１における“Ｌ″レベル信号■。Ｕ□１は、“ＨＩＩ
レベルになる。
ャネルトランジスターが導通状態となる一方、Ｎチャネ
ルトランジスタ２が遮断状態となる。その結果、ノード
Ｎ１における“Ｌ″レベル信号■。Ｕ□１は、“ＨＩＩ
レベルになる。
ノードＮ の信号Ｖ。Ｕ□１が“ＨＩＴレベルになると
、この“′Ｈ′ルベルの信号が第２のインバータ回路Ｉ
２に与えられてＰチャネルトランジスタ３が遮断状態と
なる一方、Ｎチャネルトランジスタ４が導通状態になる
。その結果、それまで“Ｈ”レベルであったノードＮ２
の出力信号Ｖ。０丁２は、“′Ｌ”レベルに切り換わる
。したがって、この後入力信号Ｖ１ＮとしてＬ″が与え
られずとも、ＣＭＯＳインバータＩ の出力信号■
として２ ０１１Ｔ２ ′“Ｌ ＩＴがＣＭＯＳインバータ■１に与えられるの
で、入力信号■１−内容がそのままラッチされる。
、この“′Ｈ′ルベルの信号が第２のインバータ回路Ｉ
２に与えられてＰチャネルトランジスタ３が遮断状態と
なる一方、Ｎチャネルトランジスタ４が導通状態になる
。その結果、それまで“Ｈ”レベルであったノードＮ２
の出力信号Ｖ。０丁２は、“′Ｌ”レベルに切り換わる
。したがって、この後入力信号Ｖ１ＮとしてＬ″が与え
られずとも、ＣＭＯＳインバータＩ の出力信号■
として２ ０１１Ｔ２ ′“Ｌ ＩＴがＣＭＯＳインバータ■１に与えられるの
で、入力信号■１−内容がそのままラッチされる。
第４図は第３図のインバータ回路■２を示すデバイスの
断面図である。同図において、５はＰ型半導体基板（以
下「Ｐ型基板」という）であり、このＰ型基板５の上層
部にＰチャネルトランジスタ３を形成するためのＮ型ウ
ェル６が形成されている。そして、このＮ型ウェル６の
上層部にＰチャネルトランジスタ３のｐ＋型のドレイン
領域７とｐ＋型のソース領域８とが一定間隔をもって形
成されている。また、Ｐ型基板５の上層部にＮチャネル
トランジスタ４のｎ＋型のドレイン領域９とｎ＋型のソ
ース領域１０とが一定間隔をもって形成されている。さ
らに、Ｐ型基板５．Ｎ型ウェル６、ドレイン領域７，９
およびソース領域８゜１０上には絶縁膜１１が形成され
、ドレイン領域７．９とソース領域８．１０とで挟まれ
た領域に対応するそれぞれの絶縁膜１１の内部領域にゲ
ート領１４１２．１３が形成される。さらに、絶縁膜１
１にコンタクトホール１４〜１７が形成されて、第１Ａ
Ｉ配線１８がコンタクトホール１４を介してソース領域
８と接続され、第２Ａｌ配線１９がコンタクトボール１
５．１６を介してドレイン領域７，９のそれぞれと接続
され、第３Ａｌ配線２０がコンタクトホール１７を介し
てソース領域１０と接続される。そして、これら第１な
いし第３ＡＩ配線１８〜２０および絶縁層１１上に層間
絶縁Ｈ２１が形成される。なお、第１ＡＩ配線１８には
電源電位■。０が供給されており、第３Ａ１配線２０に
は接地レベルＧＮＤが供給されている。
断面図である。同図において、５はＰ型半導体基板（以
下「Ｐ型基板」という）であり、このＰ型基板５の上層
部にＰチャネルトランジスタ３を形成するためのＮ型ウ
ェル６が形成されている。そして、このＮ型ウェル６の
上層部にＰチャネルトランジスタ３のｐ＋型のドレイン
領域７とｐ＋型のソース領域８とが一定間隔をもって形
成されている。また、Ｐ型基板５の上層部にＮチャネル
トランジスタ４のｎ＋型のドレイン領域９とｎ＋型のソ
ース領域１０とが一定間隔をもって形成されている。さ
らに、Ｐ型基板５．Ｎ型ウェル６、ドレイン領域７，９
およびソース領域８゜１０上には絶縁膜１１が形成され
、ドレイン領域７．９とソース領域８．１０とで挟まれ
た領域に対応するそれぞれの絶縁膜１１の内部領域にゲ
ート領１４１２．１３が形成される。さらに、絶縁膜１
１にコンタクトホール１４〜１７が形成されて、第１Ａ
Ｉ配線１８がコンタクトホール１４を介してソース領域
８と接続され、第２Ａｌ配線１９がコンタクトボール１
５．１６を介してドレイン領域７，９のそれぞれと接続
され、第３Ａｌ配線２０がコンタクトホール１７を介し
てソース領域１０と接続される。そして、これら第１な
いし第３ＡＩ配線１８〜２０および絶縁層１１上に層間
絶縁Ｈ２１が形成される。なお、第１ＡＩ配線１８には
電源電位■。０が供給されており、第３Ａ１配線２０に
は接地レベルＧＮＤが供給されている。
従来の半導体装置は以上のように構成されており、ＣＭ
ＯＳインバーター、Ｉ２の出力信号Ｖ 、■ がそ
れぞれＨ″ ＩＩ Ｉ １１にラツ０ＵＴＩ Ｏｕ
Ｔ２ チされている際に、入力信号■１Ｎとして“Ｈ“が与え
られると、その入力信号Ｖ １Ｎ７！Ｊｔ ＣＭ ＯＳ
インバータＩ２の出力側にも与えられて、Ｎチャネルト
ランジスタ４が導通状態から遮断状態に切り換わるまで
の間、そのＮチャネルトランジスタ４を介して一時的に
貫通電流が流れる。その際、貫通電流は第２ＡＩ配線１
９を介してｎ＋型のドレイン領域９に流れ込み、ｎ＋型
のドレイン領域９と第２Ａｆ！配線１９との接合部分に
ブレークダウンが発生する。そして、そのブレークダウ
ンにより前記接合部分が発熱する。その結果、前記接合
部分の温度が第２ＡＩ配線１９の耐熱限界を越えてしま
い、第２ＡＩ配線１９が熱破壊するという問題があった
。
ＯＳインバーター、Ｉ２の出力信号Ｖ 、■ がそ
れぞれＨ″ ＩＩ Ｉ １１にラツ０ＵＴＩ Ｏｕ
Ｔ２ チされている際に、入力信号■１Ｎとして“Ｈ“が与え
られると、その入力信号Ｖ １Ｎ７！Ｊｔ ＣＭ ＯＳ
インバータＩ２の出力側にも与えられて、Ｎチャネルト
ランジスタ４が導通状態から遮断状態に切り換わるまで
の間、そのＮチャネルトランジスタ４を介して一時的に
貫通電流が流れる。その際、貫通電流は第２ＡＩ配線１
９を介してｎ＋型のドレイン領域９に流れ込み、ｎ＋型
のドレイン領域９と第２Ａｆ！配線１９との接合部分に
ブレークダウンが発生する。そして、そのブレークダウ
ンにより前記接合部分が発熱する。その結果、前記接合
部分の温度が第２ＡＩ配線１９の耐熱限界を越えてしま
い、第２ＡＩ配線１９が熱破壊するという問題があった
。
この発明は上記のような問題点を解消するためになされ
たもので、第１のインバータの入力側と第２のインバー
タのＮチ１７ネルトランジスタのドレイン領域との電気
的な接続を行う配線材の熱破壊を防止し、信頼性の高い
半導体装置を得ることを目的とする。
たもので、第１のインバータの入力側と第２のインバー
タのＮチ１７ネルトランジスタのドレイン領域との電気
的な接続を行う配線材の熱破壊を防止し、信頼性の高い
半導体装置を得ることを目的とする。
この発明は、入力信号の反転信号を出力する第１のイン
バータと、ソース領域が基準低電位に接続されるととも
に前記第１のインバータの出力信号により導通が制御さ
れてドレイン領域から出力信号が取り出されるＮチャネ
ルトランジスタを有する第２のインバータとを備え、前
記第２のインバータの出力を前記第１のインバータの入
力とした半導体装置において、前記ドレイン領域と前記
第１のインバータの入力側とを高耐熱性配線材により電
気的に接続している。
バータと、ソース領域が基準低電位に接続されるととも
に前記第１のインバータの出力信号により導通が制御さ
れてドレイン領域から出力信号が取り出されるＮチャネ
ルトランジスタを有する第２のインバータとを備え、前
記第２のインバータの出力を前記第１のインバータの入
力とした半導体装置において、前記ドレイン領域と前記
第１のインバータの入力側とを高耐熱性配線材により電
気的に接続している。
この発明における半導体装置によれば、ドレイン領域と
第１のインバータの入力側とを接続するための配線材と
して高耐熱性の配線材が使用されているため、貫通電流
が前記配線材を介して前記ドレイン領域に流れ込むこと
により、前記配線材とドレイン領域との接合部でブレイ
クダウンによる発熱が生じた場合でも、前記配線材の熱
破壊を防止できる。
第１のインバータの入力側とを接続するための配線材と
して高耐熱性の配線材が使用されているため、貫通電流
が前記配線材を介して前記ドレイン領域に流れ込むこと
により、前記配線材とドレイン領域との接合部でブレイ
クダウンによる発熱が生じた場合でも、前記配線材の熱
破壊を防止できる。
第１図はこの発明の一実施例である半導体装置゛を示す
図であり、第２図は第１図のインバータ回路Ｉ２を示す
デバイスの断面図である。第１図は従来例である第３図
と同一であるが、第２図において、従来例である第４図
と一部異なる。それは、第２ＡＩ配置１９の代わりにポ
リシリコンやシリサイド等の高耐熱性配線材２２により
Ｐチャネルトランジスタ１とＮチャネルトランジスタ２
との各々のゲートと、Ｐチャネルトランジスタ３とＮチ
ャネルトランジスタ４のそれぞれのドレイン領域７，９
とが電気的に接続されていることである。
図であり、第２図は第１図のインバータ回路Ｉ２を示す
デバイスの断面図である。第１図は従来例である第３図
と同一であるが、第２図において、従来例である第４図
と一部異なる。それは、第２ＡＩ配置１９の代わりにポ
リシリコンやシリサイド等の高耐熱性配線材２２により
Ｐチャネルトランジスタ１とＮチャネルトランジスタ２
との各々のゲートと、Ｐチャネルトランジスタ３とＮチ
ャネルトランジスタ４のそれぞれのドレイン領域７，９
とが電気的に接続されていることである。
なお、半導体装置の動作は従来と同様であるので、ここ
では動作の説明は省略する。
では動作の説明は省略する。
この半導体装置によれば、Ｐチャネルトランジスタ１と
Ｎチャネルトランジスタ２との各々のゲートと、Ｐチャ
ネルトランジスタ３とＮチャネルトランジスタ４との各
々のドレイン領域７．９との電気的な接続が高耐熱性配
線材２２により行われているので、ＣＭＯＳインバータ
Ｉ 、Ｉ の出力信号■ 、■ がそれぞれ“
ｌ ＨＩｆ、“Ｌ”０１ｌＴＩ Ｏυ■２ にラッチされている際に、入力信号ＶＩＮとして“Ｈ”
が与えられ、貫通電流が高耐熱性配線材２２を介してｎ
＋型のドレイン領域９に流れ込み、ドレイン領域９と高
耐熱性配線材２２との接合部分にブレークダウンが発生
して前記接合部分が発熱した場合にも、配線材２２の熱
破壊が防止される。
Ｎチャネルトランジスタ２との各々のゲートと、Ｐチャ
ネルトランジスタ３とＮチャネルトランジスタ４との各
々のドレイン領域７．９との電気的な接続が高耐熱性配
線材２２により行われているので、ＣＭＯＳインバータ
Ｉ 、Ｉ の出力信号■ 、■ がそれぞれ“
ｌ ＨＩｆ、“Ｌ”０１ｌＴＩ Ｏυ■２ にラッチされている際に、入力信号ＶＩＮとして“Ｈ”
が与えられ、貫通電流が高耐熱性配線材２２を介してｎ
＋型のドレイン領域９に流れ込み、ドレイン領域９と高
耐熱性配線材２２との接合部分にブレークダウンが発生
して前記接合部分が発熱した場合にも、配線材２２の熱
破壊が防止される。
なお、上記実施例では、インバータ回路としてＣＭＯＳ
インバーター、Ｉ２を用いたものを示したが、その他の
インバータを用いてもよい。
インバーター、Ｉ２を用いたものを示したが、その他の
インバータを用いてもよい。
また、上記実施例ではＰチャネルトランジスタ１とＮチ
ャネルトランジスタ２との各々のゲートと、Ｐチャネル
トランジスタ３とＮチャネルトランジスタ４との各々の
ドレイン領域７，９との電気的な接続が高耐熱性配線材
２２により行われたものを示したが、これ以外にｎ＋型
のドレイン領域９の層幅を大きくすることにより一層耐
熱性が向上される。
ャネルトランジスタ２との各々のゲートと、Ｐチャネル
トランジスタ３とＮチャネルトランジスタ４との各々の
ドレイン領域７，９との電気的な接続が高耐熱性配線材
２２により行われたものを示したが、これ以外にｎ＋型
のドレイン領域９の層幅を大きくすることにより一層耐
熱性が向上される。
以上のように、この発明によれば、第２のインバータの
Ｎチャネルトランジスタのドレイン領域と第１のインバ
ータの入力側とを高耐熱性配線材により電気的に接続し
たので、前記ドレイン領域と前記第１のインバータの入
力側とを電気的に接続する配線材の耐熱性が向上し、前
記配線材の熱破壊が防止でき、信頼性の高い半導体装置
が得られる効果がある。
Ｎチャネルトランジスタのドレイン領域と第１のインバ
ータの入力側とを高耐熱性配線材により電気的に接続し
たので、前記ドレイン領域と前記第１のインバータの入
力側とを電気的に接続する配線材の耐熱性が向上し、前
記配線材の熱破壊が防止でき、信頼性の高い半導体装置
が得られる効果がある。
第１図はこの発明の一実施例に係る半導体装置を示す図
、第２図は第１図の要部断面図、第３図は従来の半導体
装置の回路図、第４図は従来の半導体装置の断面図であ
る。 同図において、４はＮチャネルトランジスタ、９はドレ
イン領域、２２は高耐熱性配線材、■１゜１２はＣＭＯ
Ｓインバータである。 なお、各図中同一符号は同一または相当部分を示す。
、第２図は第１図の要部断面図、第３図は従来の半導体
装置の回路図、第４図は従来の半導体装置の断面図であ
る。 同図において、４はＮチャネルトランジスタ、９はドレ
イン領域、２２は高耐熱性配線材、■１゜１２はＣＭＯ
Ｓインバータである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- （１）入力信号の反転信号を出力する第１のインバータ
と、 ソース領域が基準低電位に接続されるとともに前記第１
のインバータの出力信号により導通が制御されてドレイ
ン領域から出力信号が取り出されるＮチャネルトランジ
スタを有する第２のインバータとを備え、 前記第２のインバータの出力を前記第１のインバータの
入力とした半導体装置において、 前記ドレイン領域と前記第１のインバータの入力側とを
高耐熱性配線材により電気的に接続したことを特徴とす
る半導体装置。 - （２）前記高耐熱性配線材が多結晶シリコンである特許
請求の範囲第１項記載の半導体装置。 - （３）前記高耐熱性配線材が多結晶シリサイドである特
許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62322151A JPH01161754A (ja) | 1987-12-17 | 1987-12-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62322151A JPH01161754A (ja) | 1987-12-17 | 1987-12-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01161754A true JPH01161754A (ja) | 1989-06-26 |
Family
ID=18140503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62322151A Pending JPH01161754A (ja) | 1987-12-17 | 1987-12-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01161754A (ja) |
-
1987
- 1987-12-17 JP JP62322151A patent/JPH01161754A/ja active Pending
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