JPH01161860A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、ＳＲＡＭ
　（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ八ｃｃｅｓへ　Ｍｅｍ
ｏｒｙ）を有する半導体集積回路装置に適用して有効な
技術に関するものである。

〔従来の技術〕

ＳＲＡＭは相補性データ線とワード線との交差部にメモ
リセルを配置している。メモリセルは、フリップフロッ
プ回路及びその一対の入出力端子に夫々一方の半導体領
域が接続された２個の転送用ＭＩＳＦＥＴで構成されて
いる。

前記フリップフロップ回路は、情報蓄積部として使用さ
れ、入出力端子部分が情報蓄積ノード部となる。フリッ
プフロップ回路は２個の駆動用ＭＩＳＦＥＴ及び２個の
高抵抗負荷素子で構成されている。高抵抗負荷素子は、
抵抗値を低減する不純物が導入されていないか或は若干
導入されている多結晶珪素膜で構成されている。高抵抗
負荷素子は、前記駆動用ＭＩＳＦＥＴのゲート電極の上
部に配置されている。この高抵抗負荷素子は、駆動用Ｍ
ＩＳＦＥＴの上部に配置されているので、メモリセル面
積を縮小し、ＳＲＡＭの高集積化を図ることができる特
徴がある。

前記メモリセルの転送用ＭＩＳＦＥＴのゲート電極はワ
ード線に接続されている。転送用ＭＩＳＦＥＴの他方の
半導体領域は相補性データ線に接続されている。相補性
データ線は、前記高抵抗負荷素子の上部を延在するよう
に構成されている。

前記メモリセルのフリップフロップ回路の情報蓄積ノー
ド部には、高抵抗負荷素子を介在させて電源電圧配線が
、駆動用ＭＩＳＦＥＴを介在させて基準電圧配線が夫々
接続されている。

この種のメモリセルは高集積化が進むにつれてサイズが
縮小され、情報蓄積ノード部の電荷蓄積量が低下する傾
向にある。電荷蓄積量の低下はα線の入射によるソフト
エラーを生じ易い。

このような問題点を解決する技術としては、米国特許第
４５９０５０８号に記載される技術が最適である。この
技術は、ＳＲＡＭのメモリセルの情報蓄積ノード部に容
量素子を接続し、情報′蓄積ノード部の電荷蓄積量を増
加している。

本発明者は、開発中である前述のＳＲＡＭのメモリセル
に前記技術に基づき容量素子を構成した。

この容量素子は、フリップフロップ回路の情報蓄積ノー
ド部と高抵抗負荷素子とを接続する導電層を一方の電極
として設け、誘電体膜を介在させて一方の電極上に他方
の電極であるプレート電極層を設けて構成されている。

一方の電極としての導電層は、高抵抗負荷素子及び電源
電圧配線と同一導電層である多結晶珪素膜で構成されて
いる。他方の電極としてのプレート電極層は多結晶珪素
膜で構成されている。

〔発明が解決しようとする問題点〕

本発明者は、前述の開発中のＳＲＡＭにおいて、次のよ
うな問題点が生じることを見出した。

前記容量素子の誘電体膜は、メモリセル内の限定された
微小面積内において充分な電荷蓄積量を確保するため、
数百［人］Ｐｉ！度の薄膜で形成されている。誘電体膜
としては、酸化珪素膜又はさらに電荷蓄積量を増加する
ために窒化珪素膜の単層或はそれを主体とする複合膜で
形成されている。−方、容量素子の他方の電゛極として
のプレート電極層はメモリセルの全面に設けることがで
きない。

つまり、まず、プレート電極層は、寄生容量が付加され
動作速度が低下することを防止するため、電源電圧配線
を除いた領域に設けられている。また、プレート電極層
は、データ線との短絡を防止するため、転送用ＭＩＳＦ
ＥＴの他方の半導体領域とデータ線との接続部分を除い
た領域に設けられている。このため、容量素子のプレー
ト電極層の端部が導電層、高抵抗負荷素子又は電源電圧
配線上に設けられる部分が生じる。すなわち、プレート
電極層は、導電層、高抵抗負荷素子又は電源電圧配線上
においてパターンニングされる。このプレート電極層の
パターンユング後は、プレート電極層下以外の誘電体膜
を除去し或は前洗浄によって後退させる。このため、容
量素子のプレート電極層の端部において絶縁耐圧が非常
に低くなるので、プレート電極層と一方の電極である導
電層、高抵抗負荷素子又は電源電圧配線との短絡が多発
した。この短絡は、ＳＲＡＭの電気的信頼性を低下させ
る。

本発明の目的は、ＳＲＡＭにおいて、α線で生じるソフ
トエラーを低減することができると共に、電気的信頼性
を向上することが可能な技術を提供することにある。

本発明の他の目的は、ｓＲＡＭのメモリセルに電荷蓄積
量を増加するための容量素子を設けると共に、この容量
素子の電極間或は電極とその他の導電層との絶縁耐圧を
向上することによって、前記目的を達成することが可能
な技術を提供することにある。

本発明の他の目的は、前記目的を達成するための製造工
程を低減することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

ブリップフロップ回路の情報蓄積ノード部に導電層、高
抵抗負荷素子の夫々を順次介在させて電源電圧配線が接
続されるメモリセルで構成されたＳＲＡＭを有する半導
体集積回路装置であって、前記導電層の上部に誘電体膜
を介在させてプレート電極層を設け、このプレート電極
層の端部と前記導電層、高抵抗負荷素子又は電源電圧配
線との間に短絡防止用絶縁膜を設ける。

また、前記短絡防止用絶縁膜は、高抵抗負荷素子の上部
に形成し、高抵抗負荷素子を形成する不純物導入用マス
クとして用いる。

〔作　用〕

上述した手段によれば、前記導電層、誘電体膜及びプレ
ート電極層で構成される容量素子で情報蓄積ノード部の
電荷蓄積量を増加することができるので、ソフトエラー
を防止することができると共に、前記容量素子のプレー
ト電極層の端部と導電層、高抵抗負荷素子又は電源電圧
配線との絶縁耐圧を短絡防止用絶縁膜で向上することが
できるので、電気的信頼性を向上することができる。

また、前記短絡防止用絶縁膜は、高抵抗負荷素子を形成
する不純物導入用マスクと兼用することができるので、
短絡防止用絶縁膜を形成する工程に相当する分、製造工
程を低減することができる。

以下１本発明の構成について、ＳＲＡＭとバイポーラト
ランジスタとを有する混在型の半導体集積回路装置（所
謂ＳＲＡＭ内蔵型Ｂｉ−ＣＭＯ８）に本発明を適用した
一実施例とともに説明する。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例であるＳＲＡＭのメモリセル及びバイ
ポーラトランジスタを有する半導体集積回路装置を第１
図（要部断面図）で示す。

第１図の右側にはＳＲＡＭのメモリセルＭを示し、同第
１図の左側にはバイポーラトランジスタＴｒを示す。

前記ＳＲＡＭのメモリセルＭは、第３図（等価回路図）
に示すように、相補性データ線ＤＬ、ＤＬとワード線Ｗ
Ｌとの交差部に配置されている。

相補性データ線ＤＬは行方向に延在している。ワード線
ＷＬは列方向に延在している。

前記メモリセルは、フリップフロップ回路とその一対の
入出力端子に一方の半導体領域が夫々接続された２個の
転送用ＭＩＳＦＥＴＱｔ□及びＱｔｔとで構成されてい
る。

前記転送用ＭＩＳＦＥＴＱｔ１．Ｑｔｚの夫々はｎチャ
ネル型で構成されている。転送用ＭＩＳＦＥＴＱｔ１．
　Ｑｔ、の夫々の他方の半導体領域は相補性データ線Ｄ
Ｌに接続されている。転送用ＭＩＳＦＥＴＱｔ工ｔＱｔ
ｉの夫々のゲート電極はワード線ＷＬに接続されている
。

フリップフロップ回路は、情報蓄積部として使用され、
入出力端子部分を情報蓄積ノード部としている。フリッ
プフロップ回路は、２個の駆動用ＭＩＳＦＥＴＱｄ、及
びＱｄ２と２個の高抵抗負荷素子Ｒ工及びＲ２とで構成
されている。駆動用ＭＩＳＦ　Ｅ　Ｔ　Ｑｄｘ及びＱｄ
２はｎチャネル型で構成されている。

駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄｚの夫々のソース領域
は基準電圧Ｖ□に接続されている。基準電圧ｖｏは例え
ば回路の接地電位０［ｖ］である。駆動用ＭＩＳＦＥＴ
Ｑｄ工のドレイン領域は、高抵抗負荷素子Ｒ２の一端側
、転送用ＭＩＳＦＥＴＱｔ、の一方の半導体領域及び駆
動用ＭＩＳＦＥＴＱｄ、のゲート電極に接続されている
。駆動用ＭＩＳＦＥＴＱｄ、のドレイン領域は、高抵抗
負荷素子Ｒ１の一端側、転送用ＭＩＳＦＥＴＱｔ工の一
方の半導体領域及び駆動用ＭＩＳＦＥＴＱｄ１のゲート
電極に接続されている。高抵抗負荷素子ＲいＲ２の夫々
の他端側は電源電圧ｙ　ｅｅに接続されている。電源電
圧ｖ（、ｃは例えば回路の動作電圧５　［Ｖ］である。

前記フリップフロップ回路の入出力端子（情報′ｆ９積
ノード部）の夫々には、容量素子ＣＬ、Ｃ２の夫々が接
続されている。容量素子Ｃ１の一方の電極は駆動用Ｍ工
５ＦＥＴＱｄｉのドレイン領域に接続されている。容量
素子Ｃ２の一方の電極は駆動用ＭＩＳＦＥＴＱｄ１のド
レイン領域に接続されている。容量素子ＣいＣ２の夫々
の他方の電極はこれに限定されないが電源電圧１／２■
ｃｃに接続されている。電源電圧１／２Ｖｃｃは、電源
電圧ｖｅｃと基準電圧ｖｓ８との中間の電位（約２．５
［Ｖ］）である。

容量素子Ｃ１，Ｃ，の夫々は、情報蓄積ノード部の電荷
蓄積量を増加するように構成されている。

次に、このように構成されるＳＲＡＭのメモリセルＭの
具体的な構造について、第１図及び第２図（メモリセル
の平面図）を用いて簡単に説明する。

なお、第１図に示すＳＲＡＭのメモリセルＭは、第２図
の１−１切断線で切った断面図である。

前記ＳＲＡＭのメモリセルＭは、第１図及び第　。

２図に示すように、ｐ型のウェル領域４Ｂの主面に構成
されている。ウェル領域４Ｂは、単結晶珪素からなるｐ
−型半導体基板１の主面上に成長させたｎ°型エピタキ
シャル層４の主面部に構成されている。半導体基板１と
ウェル領域４Ｂとの間にはｐ゛型半導体領域（所謂埋込
型半導体領域層）３が構成されている。

メモリセルＭ間、それを構成する各素子間の夫々におい
て、ウェル領域４Ｂの主面には、フィールド絶縁膜６（
素子間分離絶縁膜）及び図示しないｐ型チャネルストッ
パ領域が設けられている。フィールド絶縁膜６及びチャ
ネルストッパ領域は、メモリセルＭ間、各素子間の夫々
を電気的に分離するように構成されている。また、メモ
リセルＭとその他の素子例えばバイポーラトランジス゛
りＴｒとは、フィールド絶縁膜６及びその下部のエピタ
キシャル層４に設けられたｐ゛型半導体領域５で電気的
に分離されている。

メモリセルＭの転送用ＭＩＳＦＥＴＱｔユ、Ｑｔ２の夫
々は、第１図、第２図及び第４図（所定の製造工程にお
ける平面図）で示すように、フィールド絶縁膜６及び図
示しないチャネルストッパ領域で囲まれた領域内におい
て、ウェル領域４Ｂの主面に４を成されている。すなわ
ち、転送用ＭＩＳＦＥ’ｒＱｔ１．Ｑｔｚの夫々は、主
に、ウェル領域４Ｂ、ゲート絶縁膜８、ゲート電極１０
Ａ、ソース領域及びドレイン領域である一対のｎ型半導
体領域１４及び一対のｎ゛型半導体領域１６で構成され
ている。

ウェル領域４Ｂはチャネル形成領域として使用される。

ゲート絶縁膜８はウェル領域４Ｂの主面を酸化して形成
した酸化珪素膜で構成されている。

ゲート電極１０Ａはゲート絶縁膜８の所定の上部に構成
されている。ゲート電極１０Ａは、抵抗値を低減するｎ
型不純物（Ｐ又はＡｓ）が導入されたＣＶＤで堆積され
る多結晶珪素膜で構成されている。

また、ゲート電極１０Ａは、多結晶珪素膜の上部に高融
点金属シリサイド（Ｍ　ｏ　Ｓ　ｌ、　ｔ　Ｔ　ａ　Ｓ
　ｘ　２　ｔ　Ｔ　ｘ　Ｓ　ｌ、　ｔＷＳｉ、）膜或は
高融点金属（Ｍｏ、Ｔａ、Ｔｉ、Ｗ）膜を積層した複合
膜で構成してもよい。

転送用ＭＩＳＦＥＴＱｔ工ｔＱｔｚの夫々のゲート電極
１０Ａは、列方向に延在するワード線（ＷＬ）１０Ａと
一体に構成されている。ワード線１０Ａはフィールド絶
縁膜６上に延在するように構成されている。

低不純物濃度の半導体領域１４は、高不純物濃度の半導
体領域１６と一体に構成され、ウェル領域４Ｂの主面部
においてチャネル形成領域側に設けられている。低不純
物濃度の半導体領域１４は転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　
Ｔ　Ｑ　ｔｌｔ　Ｑ　ｔｚの夫々を所謂ＬＤＤ（旦ｉｇ
ｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造に構成するよ
うになっている。低不純物濃度の半導体領域１４はゲー
ト電極１０Ａに対して自己整合で構成されている。

高不純物濃度の半導体領域１６は、ゲート電極１０Ａの
側壁に形成されたサイドウオールスペーサ１５に対して
自己整合で構成されている。

メモリセルＭの駆動用ＭＩＳＦＥＴＱｄ□、　Ｑｄ２の
夫々は、前記転送用Ｍ　Ｉ　Ｓ　ＦＥＴＱｔｌ、　Ｑｔ
２の夫々と実質的に同様の構造で構成されている。すな
わち、駆動用ＭＩＳＦＥＴＱｄ、、Ｑｄ、の夫々は、つ
Ｚ／ｌ／領域４Ｂ、ゲート絶、９ｒＩＡ８．ゲート電極
１０Ａ、ソース領域及びドレイン領域である一対のｎ型
半導体領域１４及び一対のｎ゛型半導体領域１６で構成
されている。駆動用ＭＩＳＦＥＴＱｄ工、　Ｑｄ、の夫
々はＬＤＤ構造で構成されている。

駆動用ＭＩＳＦＥＴＱｄ工のゲート電極１０Ａの延在す
る一端は、特に、第１図及び第５図（所定の製造工程に
おける平面図）で示すように、上層の導電層２ＯＡを介
在させ、転送用ＭＩＳＦＥＴＱｔ１の一方の半導体領域
１６に接続されている。同様に、駆動用ＭＩＳＦＥＴＱ
ｄ、のゲート電極１０Ａの延在する一端は、上層の導電
層２ＯＡを介在させ、転送用ＭＩＳＦＥＴＱｔ２の一方
の半導体領域１６に接続されている。これらの接続部分
は、メモリセルＭのフリップフロップ回路の情報蓄積ノ
ード部に相当する。

前記導電層２０Ａの一端側は接続孔１８Ａを通して半導
体領域１６に接続され、その他端側は接続孔１９を通し
て駆動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａに接続さ
れている。接続孔１８Ａは、層間絶縁膜１７に開口され
た領域内において、転送用ＭＩＳＦＥＴＱｔのゲート電
極１０Ａ、駆動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａ
の一端の夫々の側壁に形成されたサイドウオールスペー
サ１５に規定された領域内に構成されている。転送用Ｍ
ＩｓＦＥＴＱｔのゲート電極１０Ａと導電層２ＯＡとは
、ゲート電極１０Ａの上部に設けられた層間絶縁膜１１
で電気的に分離されている。ゲート電極１０Ａの側壁の
サイドウオールスペーサ１５は数千［人コ程度の薄い膜
厚で形成できるので、導電層２ＯＡの一端側は転送用Ｍ
ＩＳＦＥＴＱｔのゲート電極１０Ａと駆動用ＭＩＳＦＥ
ＴＱｄのゲート電極１０Ａの一端との間の加工寸法で規
定された領域内の接続面積で半導体領域１６と接続する
ことができる。しかも、導電層２０Ａの一端側と半導体
領域１６との接続部分は、転送用ＭＩＳＦＥＴＱｔのゲ
ート電極１０Ａ、駆動用ＭＩＳＦＥＴＱｄのゲート電極
１０Ａの一端の夫々に対して自己整合で構成することが
できる。

接続孔１９は、接続孔１８Ａを形成するために前記、層
間絶縁膜１７に開口された領域内において、駆動用ＭＩ
ＳＦＥＴＱｄのゲート電極１０Ａの一端部分の層間絶縁
ＩＥｉｌｌに構成されている。すなわち、接続孔１９は
、駆動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａの上部に
設けられている。また、接続孔１９は。

前記導電層２ＯＡの一端側とは異なる領域であって、転
送用ＭＩＳＦＥＴＱｔと駆動用ＭＩＳＦＥＴＱｄとを分
離するフィールド絶縁膜６上に設けられている。つまり
、接続孔１９を形成するための面積は、ゲート電極１０
Ａ又はフィールド絶縁膜６を形成する面積で兼用するこ
とができるので、接続孔１９はメモリセルＭの面積の増
加には寄与しない。

前記導電層２０Ａは、抵抗値を低減するｎ型不純物（Ｐ
又はＡ、ｓ）が導入されたＣＶＤで堆積される多結晶珪
素膜で構成されている。

駆動用ＭＩＳＦＥＴＱｄ工のゲート電極１０Ａの他端側
は、ゲート絶縁膜８に形成された接続孔９を通過しｎ゛
型半導体領域１３を介在させて駆動用ＭＩＳＦＥＴＱｄ
２のドレイン領域である半導体領域１６に接続されてい
る。半導体領域１３は、ゲート電極（多結晶珪素膜）１
０Ａに導入されたｎ型不純物をウェル領域４Ｂの主面部
に拡散することによって形成されている。この接続は、
後述する電源電圧配線（ＶＣＣ）２０Ｃと接触するため
導電層２ＯＡと同一導電層を利用し接続することができ
ないので、導電層数が増加するため、ゲート電極１０Ａ
の延在する他端部を直接半導体領域１６に接続すること
で行われている。結果的に、駆動用ＭＩＳＦＥＴＱｄ、
のゲート電極１０Ａは、転送用ＭＩＳＦＥＴＱｔ、の一
方の半導体領域１６と駆動用ＭＩＳＦＥＴＱｄ、のドレ
イン領域である半導体領域１６とを接続する。フリップ
フロップ回路の交差配線の一方を構成する。

転送用ＭＩＳＦＥＴＱｔ２の一方の半導体領域１６は駆
動用ＭＩＳＦＥＴＱｄ１のドレイン領域である半導体領
域１６と一体に構成されている。この一体化はフリップ
フロップ回路の交差配線の他方を構成する。

前記転送用ＭＩＳＦＥＴＱｔ１．Ｑｔ２の夫々の他方の
半導体領域１６には、層間絶縁膜２５に形成された接続
孔２６を通して、相補性データ線（ＤＬ）２７が接続さ
れている。相補性データ線２７は層間絶縁膜２５の上部
を行方向に延在するように構成されている。相補性デー
タ線２７は、例えばアルミニウム膜か、マイグレーショ
ンを防止するＣｕ又は及びＳｉが添加されたアルミニウ
ム合金膜で構成する。

駆動用ＭＩｓＦＥＴＱｄ１．Ｑｄ、の夫々のソース領域
である半導体領域１６は基準電圧ＶＳＳが印加されてい
る。この基準電圧Ｖ。の供給は１図示しないが、ゲート
電極１０Ａ及びワード線１０Ａと同一導電層で形成され
かつ同一列方向に延在する基準電圧配線によって行われ
ている。この基Ｐ３電圧配線は、ゲート絶縁膜８に形成
された接続孔９を通して駆動用Ｍ　Ｉ　Ｓ　ＦＥＴＱｄ
１．　Ｑｄ、の夫々のソース領域である半導体領域１６
に接続されている。

メモリセルＭの高抵抗負荷素子（Ｒ１）２０Ｂは。

第１図、第２図及び第５図に示すように、駆動用ＭＩＳ
ＦＥＴＱｄ、の上部に層間絶縁膜１７を介在させて設け
られている。高抵抗負荷素子（Ｒ２）２０Ｂは駆動用Ｍ
ＩＳＦＥＴＱｄ、の上部に構成されている。具体的には
、高抵抗負荷素子（”Ｒｚ　−Ｒｘの夫々）２０Ｂはゲ
ート電極１０Ａの上部に配置されている。

高抵抗負荷素子２０Ｂは、抵抗値を低減するための不純
物が導入されていないか（ｉ型）、或は若干ｎ型又はｐ
型不純物が導入された、ＣＶＤで堆積させた多結晶珪素
膜で構成されている。高抵抗負荷素子２０Ｂは、駆動用
ＭＩＳＦＥＴＱｄ１、Ｑ　ｄａの夫々の領域を兼用して
配置しているので、メモリセルＭの面積を縮小すること
ができる特徴がある。

高抵抗負荷素子（Ｒ１）２０Ｂの一端は、転送用ＭＩＳ
ＦＥＴＱｔ、の一方の半導体領域１６と駆動用ＭＩＳＦ
ＥＴＱｄ□のゲート電極１０Ａとの接続部に導電層２Ｏ
Ａを介在させて接続されている。同様に、高抵抗負荷素
子（Ｒｘ　）２０Ｂの一端は、、転送用ＭＩＳＦＥＴＱ
ｔｉの一方の半導体領域１６と駆動用ＭＩＳＦＥＴＱｄ
、のゲート電極１０Ａとの接続部に導電層２０Ａを介在
させて接続されている。高抵抗負荷素子２０Ｂの一端は
導電層２ＯＡと一体に構成されている。高抵抗負荷素子
２０Ｂの他端は電源電圧配線（Ｖｅｃ）２０Ｃと一体に
構成されている。電源電圧配線２０Ｇは前記ワード線１
０Ａの延在する方向と同一の列方向に延在するように構
成されている。電源電圧配線２０Ｃはｎ型（又はｐ型）
不純物が導入された多結晶珪素膜で構成されている。

このように、転送用ＭＩＳＦＥＴＱｔの一方の半導体領
域１６と駆動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａと
が接続され、この接続部分に導電層２０Ａを介在させ接
続された高抵抗負荷素子Ｒを駆動用ＭＩＳＦＥＴＱｄの
上部に配置するメモリセルＭで構成されるＳＲＡＭを有
する半導体集積回路装置であって５前記転送用ＭＩＳＦ
ＥＴＱｔのゲート電極１０Ａと駆動用ＭＩＳＦＥＴＱｄ
のゲート電極１０Ａとで規定される領域内に、夫々のゲ
ート電極１０Ａに対して自己整合でかつ転送用ＭＩＳＦ
ＥＴＱｔのゲート電極１０Ａと電気的に分離させて。

前記導電層２ＯＡの一端側を転送用ＭＩＳＦＥＴＱｔの
一方の半導体領域１６に接続し、この導電層２０Ａの他
端側を前記駆動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａ
の上部表面に接続したことにより、転送用ＭＩＳＦＥＴ
Ｑｔのゲート電極１０Ａと駆動用ＭＩＳＦＥＴＱｄのゲ
ート電極１０Ａとの間の加工寸法に相当する接続面積で
転送用ＭＩＳＦＥＴＱｔの一方の半導体領域１６と駆動
用ＭＩＳＦＥＴＱｄのゲート電極１０Ａとを接続するこ
とができるので、転送用ＭＩＳＦＥＴＱｔの一方の半導
体領域１６に駆動用ＭＩＳＦＥＴＱｄのゲート電極１０
Ａを直接々続する場合における両者間の製造工程におけ
るマスク合せずれ量に相当する分、接続面積を縮小し、
集積度を向上することができる。

また、転送用ＭＩＳＦＥＴＱｔの一方の半導体領域１６
と駆動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａとの接続
は、高抵抗負荷素子Ｒを接続する導電層２０Ａを兼用す
るので、前記接続のための導電層数が増加しない。

前記メモリセルＭのフリップフロップ回路の情報蓄積ノ
ード部となる導電層２ＯＡの上部には、第１図及び第２
図に示すように、誘電体膜２３を介在させてプレート電
極層２４が設けられている。すなわち、転送用ＭＩＳＦ
ＥＴＱｔ、の一方の半導体領域１６と駆動用ＭＩＳＦＥ
ＴＱｄ１のゲート電極１０Ａとの接続部分に一端が接続
された導電層２ＯＡ、誘電体膜２３及びプレート電極層
２４は容量素子Ｃ０を構成する。転送用ＭＩＳＦＥＴＱ
ｔ２の一方の半導体領域１６と駆動用ＭＩＳＦＥＴＱｄ
２のゲート電極１０Ａとの接続部分に一端が接続された
導電層２ＯＡ、誘電体膜２３及びプレート電極層２４は
容量素子Ｃ２を構成する。

前記誘電体膜２３は、導電層２ＯＡ及び高抵抗負荷素子
２０Ｂの上部に設けられ、プレート電極層２４の下部に
それと同一形状で構成されている。誘電体膜２３は、容
量素子ＣＬ、Ｃ２の夫々の電荷蓄積量をより増加するた
め、１００〜２００［人コ程度の膜厚の窒化珪素膜の単
層で構成する。また、誘電体膜２３は、窒化珪素膜と酸
化珪素膜とを重ね合せた複合膜で構成してもよい、この
複合膜は、例えば６０〜１５０［人］程度の膜厚の窒化
珪素膜の表面を酸化することによって形成する。つまり
、誘電体膜２３は窒化珪素膜を主体とする絶縁膜で構成
されている。また、誘電体膜２３は、酸化タンタル（’
ｒａｚｏｓ）膜や。

酸化タンタル膜、酸化珪素膜、窒化珪素膜の夫々を重ね
合せた複合膜で形成してもよい。

プレート電極層２４は、前記誘電体膜２３の上部に設け
られている。プレート電極層２４は、ワード線１０Ａの
延在する方向と同一の列方向に配置された、他のメモリ
セルＭのプレート電極２４と一体に構成されている。プ
レート電極層２４は前述のように電源電圧１／２Ｖｃｃ
が印加されている。プレート電極層２４は例えばＣＶＤ
で堆積した多結晶珪素膜で構成されている。

前記プレート電極層２４は１行方向において、転送用Ｍ
　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｔｕ　ｓ　Ｑ　ｔｉの夫々
の他方の半導体領域１６と相補性データ線２７との接続
部（接続孔２６）と、電源電圧配線２０Ｃと重ならない
位置との間の範囲内で構成されている。つま、す、プレ
ート電極層２４は、相補性データ線２７との短絡を防止
すると共に、電源電圧配線２０Ｃに寄生容量が付加され
ることを防止するように構成されている。具体的に、プ
レート電極層２４は１行方向における一端部をワード線
１０Ａの上部に位置するように構成されている。また、
プレート電極層２４は行方向における他端部を電源電圧
配線２０Ｃの高抵抗負荷素子２０Ｂに接続する分岐部分
上に位置するように構成されている。

高抵抗負荷素子（Ｒ□、Ｒ２の夫々）２０Ｂの上部には
、誘電体膜２３を層間絶縁膜２３として介在させ、電界
遮蔽層２４を設けている。この電界遮蔽層２４は高抵抗
負荷素子２０Ｂと相補性データ線２７との間に設けられ
ている。この電界遮蔽層２４は、相補性データ線２７か
らの電界効果によって、高抵抗負荷素子２０Ｂに寄生チ
ャネルが形成されることを防止するように構成されてい
る。つまり、電界遮蔽層２４は、寄生ＭＯ８効果を防止
するように構成されている。寄生ＭＯ８は、相補性デー
タ線２７をゲート電極、層間絶縁膜２５をゲート絶縁膜
、高抵抗負荷素子２０Ｂをチャネル形成領域として構成
されている。

この電界遮蔽層２４は、前記プレート電極層２４と同一
導電層で構成されており、一体に構成されている。すな
わち、電界遮蔽層２４は、導電層２０Ａの上部に設けら
れたプレート電極層２４を高抵抗負荷素子２０Ｂの上部
まで延在させることによって構成されている。結果的に
、電界遮蔽層２４は、多結晶珪素膜で構成され、電源電
圧１／　２　Ｖ　ｅ　ｅが印加される。

このように、フリップフロップ回路の情報蓄積ノード部
に導電層２０Ａを介在させて高抵抗負荷素子（Ｒｚｔ　
Ｒ，の夫々）２０Ｂを接続するメモリセルＭを構成し、
このメモリセルＭの高抵抗負荷素子２０Ｂの上部に相補
性データ線２７が延在するＳＲＡＭを有する半導体集積
回路装置であって、前記情報蓄積ノード部に接続される
導電層２０Ａの上部に、誘電体膜２３を介在させて所定
の電位が印加されるプレート電極層２４を設けて容量素
子Ｃを構成し、前記高抵抗負荷素子２０Ｂと相補性デー
タ線２７との間に、前記相補性データ線２７からの電界
効果を遮蔽する電界遮蔽層２４を設けたことにより、情
報蓄積ノード部の電荷蓄積量を増加することができるの
で、ソフトエラーを防止することができると共に、相補
性データ線２７からの電界効果を遮蔽し、高抵抗負荷素
子２０Ｂに寄生チャネルが形成されることを防止するこ
とができるので、待機時電流量（スタンバイ電流量）を
低減し、消費電力を低減することができる。

また、前記高抵抗負荷素子２０Ｂと電界遮蔽層２４との
間に、窒化珪素膜を主体とする層間絶縁膜２３を設ける
ことにより、前記効果の他に、前記層間絶縁膜２３で外
部からの水素が高抵抗負荷素子２０Ｂに侵入することを
防止し、高抵抗負荷素子（多結晶珪素膜）２０Ｂの結晶
性が良くなることを防止し。

高抵抗負荷素子２０Ｂをチャネル形成領域とする寄生Ｍ
Ｏ８のしきい値電圧が低下することを防止することがで
きるので、待機時電流量を低減し、消費電力を低減する
ことができる。

なお、第１図には図示しないが、相補性データ線２７の
上部を含む基板全面には、パッシベーション膜が設けら
れている。パッシベーション膜は、例えばプラズマＣＶ
Ｄで堆積させた窒化珪素膜で形成する。このパッシベー
ション膜は、前記水素の発生源となる。

前記第１図及び第２図に示すように、前記容量素子Ｃの
プレート電極層２４の他端部（実際には電界遮蔽層２４
の他端部）とその下層の電源電圧配線２０Ｇの分岐され
た部分との間には短絡防止用絶縁膜２８が設けられてい
る。この短絡防止用絶縁膜２８は電源電圧配線２０Ｃと
誘電体膜２３との間に設けられている。短絡防止用絶縁
膜２８は、行方向において、駆動用ＭＩＳＦＥＴＱｄの
ゲート電極１０Ａと導電層２０Ａとの接続部（接続孔１
９）と、列方向に延在する電源電圧配線２０Ｃと重なら
ない位置との範囲内に設けられている。具体的に、短絡
防止用絶縁膜２８は、高抵抗負荷素子２０Ｂの上部にそ
れよりも大きな形状で構成されており、行方向において
高抵抗負荷素子２０Ｂに対して自己整合に位置するよう
に構成されている。各高抵抗負荷素子２０Ｂの上部に配
置された短絡防止用絶縁膜２８は列方向において一体に
構成され、見かけ上、短絡防止用絶縁膜２８は列方向に
延在するように構成されている。

短絡防止用絶縁膜２８は、後述する製造方法で詳細に説
明するが、高抵抗負荷素子２０Ｂ、導電層２０Ａ及び電
源電圧配線２０Ｇを形成する不純物導入用マスクとして
も使用されている。

第１図に示すように、電源電圧配線２０Ｃの分岐された
部分とプレート電極層２４（電界遮蔽層２４）の端部と
が重なる部分Ｓにおいて、プレート電極層２４の端部は
短絡防止用絶縁膜２８の上部内に設けられている。すな
わち、プレート電極層２４の端部と電源電圧配線２０Ｃ
との間に誘電体膜２３に加えて短絡防止用絶縁膜２８を
設け、両者間の絶縁耐圧を向上するように構成されてい
る。

短絡防止用絶縁膜２８としては例えばＣＶＤで堆積させ
た酸化珪素膜で形成する。短絡防止用絶縁膜２８は、窒
化珪素膜でもよいが、寄生容量が増加する点、酸化珪素
膜を主体とする層間絶縁膜（例えば１７．２５）に接続
孔を形成する際のエツチング処理が難しくなる点、窒化
珪素膜と酸化珪素膜との界面には電荷トラップ１準位が
発生し易い点などから、酸化珪素膜が好ましい。短絡防
止用絶縁膜２８は、絶縁耐圧を確保しかつ不純物導入用
マスクとして使用するために１例えば２０００〜３００
０［人］程度の膜厚で形成する。

前記短絡防止用絶縁膜２８は、プレート電極層２４（電
界遮蔽層２４）の端部が電源電圧配線２０Ｇの分岐され
た部分と重なる位置に存在するように構成したのでその
部分に設けたが、プレート電極層２４の端部が導電層２
ＯＡ又は高抵抗負荷素子２０Ｂと重なる位置に存在する
場合も同様にその位置に設ける。

このように、プリップフロップ回路の情報蓄積ノード部
に導電層２０Ａ、高抵抗負荷素子２０Ｂの夫々を順次介
在させて電源電圧配線２０Ｇが接続されるメモリセルＭ
で構成されたＳＲＡＭを有する半導体集積回路装置であ
って、前記導電層２ＯＡの上部に誘電体膜２３を介在さ
せてプレート電極層２４を設け、このプレート電極層２
４の端部と前記導電層２ＯＡ、高抵抗負荷素子２０Ｂ又
は電源電圧配線２０Ｇとの間に短絡防止用絶縁膜２８を
設けることにより。

前記導電層２０Ａ、誘電体膜２３及びプレート電極層２
４で構成される容量素子Ｃで情報蓄積ノード部の電荷蓄
積量を増加することができるので、ソフトエラーを防止
することができると共に、前記容量素子Ｃのプレート電
極層２４の端部と導電層２０Ａ、高抵抗負荷素子２０Ｂ
又は電源電圧配線２０Ｇとの絶縁耐圧を短絡防止用絶縁
膜２８で向上することができるので、電気的信頼性を向
上することができる。

バイポーラトランジスタＴｒは、第１図の左側“に示す
ように、ｎ型ウェル領域４Ａの主面に構成されている。

ウェル領域４Ａはエピタキシャル層４の主面部に（又は
エピタキシャル層４そのもので）構成されている。半導
体基板１とウェル領域４Ａとの間にはｎ゛型半導体領域
（埋込型半導体領域層）２が設けられている。半導体領
域２はバイポーラトランジスタＴｒのコレクタ抵抗を低
減するために構成されている。

バイポーラトランジスタＴｒ間にはフィールド絶縁膜６
及び半導体領域５が設けられ、バイポーラトランジスタ
Ｔｒ間を電気的に分離するように構成されている。バイ
ポーラトランジスタＴｒは、コレクタ領域、ベース領域
及びエミッタ領域からなるｎｐｎ型で構成されている。

コレクタ領域は、ウェル領域４Ａ、電位引上用のｎ゛型
半導体領域７、埋込型の半導体領域２で構成されている
。電位引上用の半導体領域７は、ウェル領域４Ａの主面
部に構成され、ウェル領域４Ａの主面から埋込型の半導
体領域２に達するように構成されている。半導体領域７
には、眉間絶縁膜２５に形成された接続孔２６を通して
コレクタ用配線２７が接続されている。

ベース領域は、外部ベース領域としてのｐ″″型半導体
領域１２及び活性ベース領域としてのｐ型半導体領域２
１で構成されている。外部ベース領域としての半導体領
域１２は、フィールド絶縁膜６に規定された方形のリン
グ形状で構成されている。活性ベース領域としての半導
体領域２１は、外部ベース領域である半導体領域１２の
中央部分に設けられている。

ベース領域には、接続孔９を通してベース電極１０Ｂが
接続されている。ベース電極１０Ｂは、前記ゲート電極
１０Ａと同一導電層で構成された多結晶珪素膜にｐ型不
純物（Ｂ又はＢＦ、）を導入することで構成されている
。外部ベース領域としての半導体領域１２は、ベース電
極１０Ｂに導入されたｐ型不純物をウェル領域４Ａの主
面部に拡散することによって形成されている。つまり、
外部ベース領域としての半導体領域１２は、ベース電極
１０Ｂに対して自己整合で構成されている０図示しない
が、ベース電極１０Ｂには、コレクタ用配線２７と同一
導電層で形成されたベース用配線が接続されている。

エミッタ領域はｎ゛型半導体領域２２で構成されている
。この半導体領域２２は前記活性ベース領域としての半
導体領域２１の主面部に設けられている。

エミッタ領域には、接続孔１８Ｂを通してエミッタ電極
２０Ｄが接続されている。接続孔１８Ｂは１層間絶縁膜
１７に形成された開口内において、ベース電極１０Ｂの
側壁に形成されたサイドウオールスペーサ１５に規定さ
れた領域内に構成されている。つまり、前記ＳＲＡＭの
メモリセルＭに構成された接続孔１８Ａと実質的に同−
携造で構成されている。

エミッタ電極２０Ｄは、前記ＳＲＡＭのメモリセルＭの
導電層２ＯＡ、高抵抗負荷素子２０Ｂ、電源電圧配線２
０Ｃの夫々と同一導電層で形成された。ｎ型及び前記ｎ
型より濃度の低いｐ型不純物が導入された多結晶珪素膜
で構成されでいる。エミッタ領域（半導体領域２２）は
、エミッタ電極２０Ｄの多結晶珪素膜に導入されたｎ型
不純物（Ａｓ又はＰ）を熱処理を施すことによって半導
体領域２１の主面部に拡散することで形成される。また
、前記活性ベース領域としての半導体領域２１は同様な
方法で形成することができる。エミッタ電極２０Ｄには
、層間絶縁膜２５に形成された接続孔２６を通して、エ
ミッタ用配線２７が接続されている。

次に、前述の半導体集積回路装置の具体的な製造方法に
ついて、第６図乃至第１４図（各製造工程毎に示す要部
断面図）を用いて簡単に説明する。

まず、単結晶珪素からなるｐ−型半導体基板１を用意す
る。

次に、バイポーラトランジスタＴｒ形成領域において、
半導体基板１の主面部にｎ型不純物を導入する。また、
ＳＲＡＭのメモリセルＭ形成領域及び素子間分離領域に
おいて、半導体基板１の主面部にｐ型不純物を導入する
。これらの不純物は。

埋込型半導体領域層を形成するようになっている。

次に、前記半導体基板１の主面上に、ｎ−型エピタキシ
ャル層４を成長させる。このエピタキシャル層４を形成
する工程と同一製造工程によって、前記導入されたｎ型
不純物、ｐ型不純物の夫々が引き伸し拡散され、半導体
基板１とエピタキシャル層４との界面部分にｎ゛型半導
体領域２、ｐ゛型半導体領域８の夫々が形成される。

次に、第６図に示すように、エピタキシャル層４の主面
に、ｎ型ウェル領域４Ａ、ｐ型ウェル領域４Ｂ、ｐ”型
半導体領域５及びフィールド絶縁膜６を順次形成する。

ウェル領域４ＡはバイポーラトランジスタＴｒ及び図示
しないｐチャネルＭＩＳＦＥＴの形成領域に形成される
。ウェル領域４ＢはメモリセルＭ及び図示しないｎチャ
ネルＭＩＳＦＥＴの形成領域に形成される。半導体領域
５は主にバイポーラトランジスタＴｒの形成領域間に形
成される。フィールド絶縁膜６は各素子間に形成される
。

また、ウェル領域４Ｂの主面部において、フィールド絶
縁膜６の下部にはｐ型チャネルストッパ領域が形成され
る。なお、前記素子間分離領域は、ｐ°型半導体領域５
に代えて、ｐ型ウェル領域４Ｂとｐ型チャネルストッパ
領域とで構成してもよい。

次に、バイポーラトランジスタＴｒ形成領域において、
電位引上用のｎ１型半導体領域７を形成する。

次に、第７図に示すように、ウェル領域４Ｂの主面上に
ゲート絶縁膜８を形成する。このゲート絶縁膜８はウェ
ル領域４Ａの主面上に同様に形成される。ゲート絶縁膜
８は１例えばウェル領域４Ｂ（４Ａ）の主面を酸化した
酸化珪素膜で形成し、１００〜３００［人］程度の膜厚
で形成する。

次に、第８図に示すように、メモリセルＭ形成領域にお
いてゲート電極１０Ａ及び層間絶縁膜１１を形成すると
共に、バイポーラトランジスタＴｒ形成領域においてベ
ース電極１０Ｂ及び層間絶縁膜１１を形成する。

ゲート電極１０Ａは、ゲート絶縁膜８の所定の上部にＣ
ＶＤで堆積させた多結晶珪素膜で形成されている。多結
晶珪素膜にはｎ型不純物例えばＰが導入されている。ゲ
ート電極１０Ａは例えば３０００〜４０００［人］程度
の膜厚で形成する。

駆動用ＭＩＳＦＥＴＱｄ１のゲート電極１０Ａの他端側
は、ゲート絶縁膜８に形成された接続孔９を通してウェ
ル領域４Ｂの主面に直接々続されている。

層間絶縁膜１１は、ゲート電極１０Ａとその上層の導電
層とを電気的に分離するため例えばＣＶＤで堆積させた
酸化珪素膜で形成し、３０００〜４０００［人コ程度の
膜厚で形成する。層間絶縁膜１１は、ゲート電極１０Ａ
と共に、ＲＩＥ等の異方性エツチングでパターンニング
される。

ベース電極１０Ｂは、ゲート電極１０Ａと同一製造工程
で堆積させた多結晶珪素膜にｐ型不純物例えばＢＦ２を
導入することによって形成される。ベース電極１０Ｂは
、ゲート絶縁膜８を除去して形成された接続孔９を通し
てウェル領域４Ａの主面に直接々続されている。ベース
電極１０Ｂの上部の層間絶縁膜１１は、前記ゲート電極
１０Ａの上部の層間絶縁膜１１と同一製造工程で形成さ
れている。

次に、第９図に示すように、メモリセルＭ形成領域にお
いて、ウェル領域４Ｂの主面部にｎ型半導体領域１４を
形成する。ｎ型半導体領域１４は、ｎ型不純物例えばＰ
をイオン打込みによってウェル領域４Ｂの主面部に導入
することによって形成される。ｎ型不純物の導入に際し
ては、主に、ゲート電極１０Ａ及び層間絶縁膜１１を不
純物導入用マスクとして用いる。したがって、半導体領
域１４はゲート電極１０Ａに対して自己整合で形成され
る。

この半導体領域１４を形成する工程の一部の熱処理工程
と同一製造工程によって、メモリセルＭ形成領域におい
てウェル領域４Ｂの主面部にｎ１型半導体領域１３が形
成され、バイポーラトランジスタＴｒ形成領域において
外部ベース領域となるｐ゛型半導体領域１２が形成され
る。半導体領域１３はゲート電極１０Ａに導入されたｎ
型不純物が拡散されることによって形成される。半導体
領域１２はベース電極１０Ｂに導入されたｐ型不純物が
拡散されることによって形成される。

次に、ゲート電極１０Ａの側壁、ベース電極１０Ｂの側
壁の夫々にサイドウオールスペーサ１５を形成する。サ
イドウオールスペーサ１５は、層間絶縁膜１１の上部を
含む基板全面にＣＶＤで堆積した酸化珪素膜を形成し、
この酸化珪素膜にＲＩＥ等の異方性エツチングを胞子こ
とによって形成することができる。このサイドウオール
スペーサ１５は、ゲート電極１０Ａの側壁、ベース電極
１０Ｂの側壁の夫々からの膜厚が数千［人］程度の薄い
膜厚で形成することができる。サイドウオールスペーサ
１５は。

ゲート電極１０Ａ又はベース電極１０Ｂに対して自己整
合で形成される。

次に、第１０図に示すように、メモリセルＭ形成領域に
おいて、ウェル領域４Ｂの主面部にｎ・型半導体領域１
６を形成する。半導体領域１６は、ｎ型不純物例えばＡ
ｓをイオン打込みによってウェル領域４Ｂの主面部に導
入することによって形成される。ｎ型不純物の導入に際
しては、主に、ゲートな極１０Ａ１層間絶縁膜１１及び
サイドゥオールスペーサ１５を不純物導入用マスクとし
て用いる。したがって、半導体領域１６はゲート電極１
０Ａに対して自己整合で形成される。

この半導体領域１６を形成する工程によって、メモリセ
ルＭの転送用ＭＩＳＦＥＴＱｔ□ｔＱｔｚの夫々及び駆
動用ＭＩＳＦＥＴＱｄ、、Ｑｄ、の夫々が完成する。

次に、前記層間絶縁膜１１の上部を含む基板全面に、層
間絶縁膜１７を形成する。層間絶縁膜１７は、例えばＣ
ＶＤで堆積させた酸化珪素膜で形成し、２０００〜３０
００［人］程度の膜厚で形成する。

次に、第１１図に示すように、接続孔１８Ａ及び１８Ｂ
を形成する。接続孔１８Ａは、転送用ＭＩＳＦＥＴＱｔ
のゲート電極１０Ａと駆動用ＭＩＳＦＥＴＱｄのゲート
電極１０Ａとで規定される領域内及び駆動用ＭＩＳＦＥ
ＴＱｄのゲート電極１０Ａの所定の上部の層間絶縁膜１
７を除去して形成される。接続孔１８Ａは、眉間絶縁膜
１７に形成された開口及びサイドウオールスペーサ１５
とで規定された領域内において、転送用ＭＩＳＦＥＴＱ
ｔ、、Ｑｔｌの夫々の一方の半導体領域１６の主面を露
出するように形成される。接続孔１８Ａは、同第１１図
に点線で示すエツチングマスクを用いて形成されている
。接続孔１８Ａを形成するために層間絶縁膜１７に形成
された開口の寸法は、前記ゲート電極１０Ａ（実際には
サイドウオールスペーサ１５）で規定される領域内の寸
法及びゲート電極１０Ａの所定の寸法（接続孔１９の寸
法）よりも、少なくとも製造工程におけるマスク合せず
れ量に相当する分、大きく形成されている。また、この
接続孔１８Ａの形成に際しては、ゲート電極１０Ａの上
部の層間絶縁膜１１は実質的に除去されないようになっ
ている。

眞記接続孔１８Ｂは、ベース電極１０Ｂで規定される領
域内の層間絶縁膜１７を除去して形成されている。接続
孔１８Ｂは、層間絶縁膜１７に形成された開口及びサイ
ドウオールスペーサ１５で規定される領域内において、
ウェル領域４Ａの主面が露出するように形成されている
。接続孔１８Ｂの寸法は、サイドウオールスペーサ１５
で規定された領域の寸法よりも、少なくとも！１造工程
におけるマスク合せずれ量に相当する分、大きく形成さ
れている。この接続孔１８Ｂは、前記接続孔１８Ａと同
一製造工程で形成されている。

次に、第１２図示すように、前記接続孔１８Ａを形成す
るために層間絶縁膜１７に開口された領域内において、
駆動用ＭＩＳＦＥＴＱｄ１．Ｑｄ２の夫々のゲート電極
１０Ａの上部の層間絶縁膜１１を除去し。

接続孔１９を形成する。この接続孔１９は、同第１２図
に点線で示すエツチングマスクを用いて形成されている
。

次に、第１３図に示すように、メモリセルＭ形成領域に
おいて導電層、２０Ａ、高抵抗負荷素子（Ｒユ。

Ｒ２の夫々）２０Ｂ及び電源電圧配線２０Ｃを形成する
と共に、バイポーラトランジスタＴｒ形成領域において
エミッタ電極２０Ｄを形成する。

前記導電層２ＯＡは、一端側を接続孔１８Ａを通して転
送用ＭＩＳＦＥＴＱｔ、、Ｑｔ、の夫々の一方の半導体
領域１６に接続し、他端側を接続孔１９を通して駆動用
ＭＩＳＦＥＴＱｄ、、Ｑｄｚの夫々のゲート電極１０Ａ
の表面に接続するように、層間絶縁膜１７の上部に形成
される。導電層２ＯＡは１例えばｎ型不純物（Ｐ）が導
入された多結晶珪素膜で形成され。

２０００〜３０００［人］程度の膜厚で形成される。

高抵抗負荷素子２０Ｂは、一端側が前記導電７！２ＯＡ
の他端側と一体に構成され、他端側か電源電圧配線２０
Ｇと一体に構成されている。つまり、高抵抗負荷素子２
０Ｂは導電層２ＯＡと同一製造工程で形成されている。

高抵抗負荷素子２０Ｂは、不純物が導入されていないか
′、又は若干ｎ型或はｎ型不純物が導入されたｉ型の多
結晶珪素膜で形成されている。

電源電圧配線２０Ｃは前記導電Ｎ２０Ａと同一製造工程
でｎ型不純物が導入された多結晶珪素膜で形成されてい
る。

この導電層２０Ａ、高抵抗負荷素子２０Ｂ及び電源電圧
配線２０Ｃの具体的な形成方法について、第１５図乃至
第１８図（各製造工程毎に示す要部模写断面図）を用い
て簡単に説明する。

まず、一部が接続孔１８Ａを介して転送用ＭＩＳＦ　Ｅ
　Ｔ　Ｑ　ｈ　＃　Ｑ　ｔｚの一方の半導体領域１６に
接続し、他部が接続孔１９を通して駆動用ＭＩＳＦＥＴ
Ｑｄ、。

Ｑｄｔのゲート電極１０Ａに接続するように、層間絶縁
膜１７上の基板全面にＣＶＤで多結晶珪素膜２０Ｅを堆
積させる。この多結晶珪素膜２０Ｅは不純物が導入され
ていないか、或は若干導入されている。

次に、第１５図に示すように、導電層２０Ａ、高抵抗負
荷素子２０Ｂ、電源電圧配線２０Ｃの夫々の領域が残存
するように、前記多結晶珪素膜２０Ｅにパターンニング
を施す、このパターンニングは例えばＲＩＥ等の異方性
エツチングで行う。

次に、第１６図に示すように、多結晶珪素膜２０Ｅの高
抵抗負荷素子２０Ｂの形成領域の上部に、短絡防止用絶
縁膜２８を形成する。この短絡防止用絶縁膜２８は、Ｃ
ＶＤで堆積された酸化珪素膜で形成し、フォトレジスト
膜で形成したエツチング用マスク２９でパターンニング
する。

次に、第１７図に示すように、エツチング用マスク２９
を除去し、短絡防止用絶縁膜２８を不純物導入用マスク
として用い、短絡防止用絶縁膜２８が存在する部分以外
の多結晶珪素膜２０Ｅにｎ型不純物（Ａｓ又はＰ）３０
を導入する。ｎ型不純物３０は１例えば１０１４〜１０
１７［ａｔｏｍｓ／ａｍ”］程度の不純物濃度のＡｓを
用い、　４０〜１００　［Ｋ　ｅ　Ｖ］程度のイオン打
込みで導入する。なお、不純物３０の導入に際しては、
多結晶珪素ｒ！！４２０Ｅの表面にバッファ層としての
薄い膜厚の酸化珪素膜を形成してもよい。

次に、第１８図に示すように、導入されたｎ型不純物３
０に後工程での熱処理が施され、ｎ型不純物３０が導入
された多結晶珪素膜２ＧＥで導電層２ＯＡ及び電源電圧
配線２０Ｃを形成すると共に、短絡防止用絶縁膜２８の
下部のｎ型不純物３０が導入されていない多結晶珪素膜
２０Ｅで高抵抗負荷素子２０Ｂを形成する。短絡防止用
絶縁膜２８は、高抵抗負荷素子２０Ｂの上部にそのまま
残存させる。

前記エミッタ電極２０Ｄは、接続孔１８Ｂを通してウェ
ル領域４Ａの主面に直接々続するように層間絶縁膜１７
の上部に設けられている。エミッタ電極２０Ｄは前記導
電層２０Ａ、ｆｌ！源電圧電圧配線２０Ｇ−製造工程で
形成されたｎ型の多結晶珪素膜で形成されている。この
エミッタ電極２０Ｄの下部のウェル領域４Ａの主面部に
は、同第１３図に示すように、多結晶珪素膜をＣＶＤで
堆積した後、その多結晶珪素膜にｎ型及びｐ型不純物を
導入し、熱処理を施こすことによって、活性ベース領域
となるｐ型半導体領域２１、エミッタ領域となるｎ°型
半導体領域２２の夫々が形成される。すなわち、半導体
領域２１はエミッタ電極２０Ｄの多結晶珪素膜に導入さ
れたｐ型不純物例えばホウ素（Ｂ）が拡散されることに
より形成される。また、半導体領域２２はエミッタ電極
２００の多結晶珪素膜に導入されたｎ型不純物例えばヒ
素（Ａｓ）が拡散されることにより形成される。基板中
のホウ素（Ｂ）の拡散係数はヒ素（Ａｓ）の拡散係数よ
りも大きいため、半導体領域２１は半導体領域２２より
基板の深い位置に形成される。前記ヒ素（Ａｓ）の濃度
は、前記ホウ素（Ｂ）の濃度に比べて充分高いため、半
導体領域２２及びエミッタ電極２０Ｄの多結晶珪素膜は
ｎ型を示す。

前記エミッタ電極２０Ｄ、半導体領域２１及び２２を形
成することによって、バイポーラトランジスタＴｒが完
成する。

このように、転送用ＭＩＳＦＥＴＱｔ　（７）一方（７
１半導体領域１６と駆動用ＭＩＳＦＥＴＱｄのゲート電
極１０Ａとが接続され、この接続部分に導電層２０Ａを
介在させ接続された高抵抗負荷素子（Ｒ工、Ｒ２）２０
Ｂを駆動用ＭＩＳＦＥＴＱｄの上部に配置するメモリセ
ルＭで構成されるＳＲＡＭと、ベース電極１０Ｂで規定
された領域内にエミッタ電極２０Ｄを接続するバイポー
ラトランジスタＴｒとを有する半導体集積回路装置であ
って、前記ＳＲＡＭのメモリセルＭの転送用ＭＩｓＦＥ
ＴＱｔのゲート電極１０Ａ、駆動用ＭＩＳＦＥＴＱｄの
ゲート電極１０Ａ、バイポーラトランジスタＴｒのベー
ス電極１０Ｂの夫々を形成すると共に、該ゲート電極１
０Ａ、ベース電極１０Ｂの夫々の上部に層間絶縁膜１１
を形成する工程と、前記ゲート電極１０Ａ、ベース電極
１０Ｂの夫々の側壁にサイドウオールスペーサ１５を形
成する工程と、前記層間絶縁膜１１の上部を含む基板全
面に層間絶縁膜１７を形成する工程と、前記転送用ＭＩ
ＳＦＥＴＱｔのゲート電極１０Ａと駆動用ＭＩＳＦＥＴ
Ｑｄのゲート電極１０Ａとで規定される領域内及び駆動
用ＭＩＳＦＥＴＱｄのゲート電極１０Ａの所定上部の眉
間絶縁膜１７を除去し１層間絶縁膜１７及びサイドウオ
ールスペーサ１５で規定される接続孔１８Ａを形成する
と共に、前記ベース電極１０Ｂで規定される領域内の層
間絶縁膜１７を除去し、層間絶縁膜１７及びサイドウオ
ールスペーサ１５で規定される接続孔１８Ｂを形成する
工程と、前記接続孔１８Ａ内の駆動用ＭＩＳＦＥＴＱｄ
のゲート電極１０Ａの所定上部の層間絶縁膜１１を除去
して接続孔１９を形成する工程と、前記接続孔１８Ａを
通して一端側を転送用ＭＩＳＦＥＴＱｔの一方の半導体
領域１６に接続し、前記接続孔１９を通して他端側を駆
動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａに接続する導
電層２ＯＡとそれと一体に構成される前記高抵抗負荷素
子２０Ｂを前記層間絶縁膜１７の上部に形成すると共に
、前記接続孔１８Ｂを通してウェル領域４Ａ（エミッタ
領域）に接続するエミッタ電極２０Ｄを前記層間絶縁膜
１７の上部に形成する工程とを備えたことにより、前記
ＳＲＡＭのメモリセルＭの接続孔１１３Ａを形成する工
程を、バイポーラトランジスタＴｒの接続孔１８Ｂを形
成する工程で兼用することができるので、接続孔１８Ａ
を形成する工程に相当する分、半導体集積回路装置の製
造工程を低減することができる。

また、前記ＳＲＡＭのメモリセルＭの導電層２０Ａ及び
高抵抗負荷素子２０Ｂを形成する工程を、バイポーラト
ランジスタＴｒのエミッタ電極２０Ｄを形成する工程で
兼用することができるので、導電層２ＯＡ及び高抵抗負
荷素子２０Ｂを形成する工程に相当する分、半導体集積
回路装置の製造工程を低減することができる。

次に、第１４図に示すように、メモリセルＭ形成領域に
おいて、導Ｗ１層２０Ａの上部に誘電体膜２３を介在さ
せてプレート電極層２４を形成し、容量素子Ｃ，，Ｃ２
を形成する。この容量索子Ｃを形成する工程と同一製造
工程によって、高抵抗負荷素子（Ｒ１，Ｒ，の夫々）２
０Ｂの上部に短絡防止用絶縁膜２８及び誘電体膜２３を
層間絶縁膜２３として介在させて電界遮蔽層２４を形成
する。

誘電体膜２３１層間絶縁膜２３の誘電体膜２３の夫々は
同一製造工程によって形成される。誘電体膜２３は、誘
電率を向上するため例えばＣＶＤで堆積させた単層の窒
化珪素膜で形成し、１００〜２００［人］程度の膜厚で
形成する。誘電体膜２３及び層間絶縁膜２３は、プレー
ト電極層２４及び電界遮蔽層２４をエツチングマスクと
して用いてパターンニングされる。

前記プレート電極層２４、電界遮蔽層２４の夫々は同一
製造工程によって形成される。プレート電極層２４及び
電界遮蔽層２４は１例えばＣＶＤで堆積させた多結晶珪
素膜で形成され、１５００〜３０００［人］程度の膜厚
で形成する。この多結晶珪素膜にはｎ型不純物が導入さ
れている。

このように、フリップフロップ回路の情報蓄積ノード部
に導電層２０Ａ、高抵抗負荷素子２０Ｂの夫々を順次介
在させて電源電圧配線２０Ｃが接続されるメモリセルＭ
で構成されたＳＲＡＭを有する半導体集積回路装置の製
造方法であって、前記導電層２０Ａ、高抵抗負荷素子２
０Ｂ、電源電圧配線２０Ｇの夫々の形成領域に珪素膜（
多結晶珪素膜）２０Ｅを形成する工程と、該珪素膜２０
Ｆの高抵抗負荷素子２０Ｂを形成する領域上に短絡防止
用絶縁膜２８を形成する工程と、該短絡防止用絶縁膜２
８を不純物導入用マスクとして用い、珪素膜２０Ｅの導
電層２０Ａ及び電源電圧配線２０Ｇを形成する領域に不
純物３０を導入し、珪素膜２０Ｅの不純物３０が導入さ
れた領域で導電Ｍｊ２ＱＡ及び電源電圧配線２０Ｇを形
成すると共に、珪素膜２０Ｅの不純物３０が導入されて
いない領域で高抵抗負荷素子２０Ｂを形成する工程と、
一端部が前記短絡防止用絶縁膜２８上に存在するように
、前記導電層２ＯＡの上部に誘電体膜２３を介在させて
プレート電極層２４（又は電界遮蔽層２４）を形成する
工程と、を備えたことにより、前記短絡防止用絶縁膜２
８を高抵抗負荷素子２０Ｂを形成する不純物導入用マス
クとして用いることができるので、短絡防止用絶縁膜２
８を形成する工程に相当する分、製造工程を低減するこ
とができる。

次に、プレート電極Ｍｊ２４の上部及び電界遮蔽層２４
の上部を含む基板全面に層間絶縁膜２５を形成する。層
間絶ａ膜２５は、例えばＣＶＤで堆積させた１００〜５
００［人］程度の膜厚の酸化珪素膜の上部に、ＣＶＤで
堆積させた４０００〜６０００［人コ程度の膜厚のＢＰ
ＳＧ膜を重ね合せた複合膜で形成する。ＢＰＳＧ膜は多
層配線構造による段差形状を緩和し、上層配線のステッ
プカバレッジを向上するように構成されている。酸化珪
素膜はＢＰＳＧ膜からのＢ又はＰ漏れを防止するために
形成されている。

次に、メモリセルＭの転送用ＭＩＳＦＥＴＱｔ、。

Ｑｔａの他方の半導体領域１６の上部、バイポーラトラ
ンジスタＴｒの電位引上用の半導体領域７の上部、エミ
ッタ電極２０Ｄの上部の層間絶縁膜２５等を除去し、接
続孔２６を形成する。

次に、前記第１図及び第２図に示すように、層間絶縁膜
２５の上部に相補性データ線（ＤＬ）２？、コレクタ用
配線２７．エミッタ用配線２７、ベース用配線の夫々を
形成する。これらの配線２７は、前記接続孔２６を通し
て各領域に接続される。

次に１図示しないが、配線２７の上部を含む基板全面に
パッシベーション膜を形成する。パッシベーション膜は
、プラズマＣＶＤで堆積した窒化珪素膜で形成する。

これら一連の製造工程を施すことによって、本実施例の
半導体集積回路装置は完成する。

このように、フリップフロップ回路の情報蓄積ノード部
に導電層２ＯＡを介在させて高抵抗負荷素子ＣＲｘ−Ｒ
＝＝の夫々）２０Ｂを接続するメモリセルＭを構成し、
このメモリセルＭの高抵抗負荷素子２０Ｂの上部に相補
性データ線２７が延在するＳＲＡＭを有する半導体集積
回路装置であって、前記蓄積ノード部に接続される導電
層２ＯＡの上部に、誘電体膜２３を介在させて所定の電
位が印加されるプレート電極層２４を形成して容量素子
Ｃを形成する工程と同一製造工程によって、前記高抵抗
負荷素子２０Ｂと相補性データ線２７との間に、前記相
補性データ線２７からの電界効果を遮蔽する電界遮蔽層
２４を形成したことにより、前記電界遮蔽層２４を形成
する工程を前記プレート電極層２４を形成する工程で兼
ねることができるので、前記電界遮蔽層２４を形成する
工程に相当する分、半導体集積回路装置の製造工程を低
減することができる。

また、前記導電層２０Ａの上部の誘電体膜２３を形成す
る工程と同一製造工程によって、高抵抗負荷素子（Ｒ，
、Ｒ，の夫々）２０Ｂの上部の層間絶縁膜２３を形成す
ることにより、層間絶縁膜２３を形成する工程を誘電体
膜２３を形成する工程で兼ねることができるので、層間
絶縁膜２３を形成する工程に相当する分、半導体集積回
路装置の製造工程を低減することができる。

また、第１９図（前記第２図の■−■切断線で切った要
部断面図）に示すように、ＳＲＡＭの列方向に隣接する
２個のメモリセルＭの夫々の転送用ＭＩＳＦＥＴＱｔ工
とＱｔ工との間、及びＱｔ、とＱｔ２との間は、絶縁耐
圧が高く構成されている。つまり、転送用ＭＩＳＦＥＴ
Ｑｔ□＋　Ｑ　ｔｚの夫々の一方の半導体領域１６はイ
オン打込みで導入されたｎ型不純物で構成されており、
駆動用ＭＩＳＦＥＴＱｄｚのドレイン領域の一部を形成
する半導体領域１３のように熱拡散で形成されていない
ので、半導体領域１６のｐｎ接合深さを浅く形成するこ
とができ、半導体領域１６がフィールド絶縁膜６の下部
へ回り込むことを低減できるためである。したがつて、
列方向に隣接するメモリセル層間の寸法を縮小すること
ができるので、さらにＳＲＡＭの集積度を向上すること
ができる。

また、本発明は、第２０図（メモリセルの要部平面図）
に示すように、メモリセルＭの高抵抗負荷素子２０Ｂの
上部の全領域又は一部の領域に電界遮蔽層２４及び誘電
体膜２３を設けないように構成してもよい。誘電体膜２
３はドライプロセスでパターンニングした際などにチャ
ージアップし易く、寄生ＭＯ８のしきい値電圧（高抵抗
負荷素子２０の抵抗値）を低下させてしまうので、これ
を防止するために前述の構成にする。この結果、ＳＲＡ
Ｍの消費電力を低減することができる。

また、本発明は、前述の短絡防止用絶縁膜２８を高抵抗
負荷素子２０Ｂを形成する不純物導入用マスクとして用
いなくてもよい。この場合、短絡防止用絶縁膜２８は、
導電層２ＯＡ、高抵抗負荷素子２０Ｂ、電源電圧配線２
０Ｇに対して独立な製造プロセスで形成することができ
る。すなわち、短絡防止用絶縁膜２８は、プレート電極
層２４の端部と導電層２ＯＡ、高抵抗負荷素子２０Ｂ又
は電源電圧配線２０Ｃとの間だけでなく、電源電圧配線
２０Ｃと相補性データ線２７との間やバイポーラトラン
ジスタＴｒの形成領域或は配線領域に層間絶縁膜として
形成することができる。このように層間絶縁膜として使
用される短絡防止用絶縁膜２８は、相補性データ線２７
等に付加される寄生容量を低減することができる。

以上１本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変更し得ることは勿論である。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。

ＳＲＡＭを有する半導体集積回路装置において、容量素
子でソフトエラーを防止することができると共に、容量
素子の電極間又は電極とその他の導電層との短絡を防止
し、電気的信頼性を向上することができる。

また、ＳＲＡＭを有する半導体集積回路装置において、
前記効果を得るための製造工程を低減することができる
。

【図面の簡単な説明】

第１図は、本発明の一実施例であるＳＲＡＭのメモリセ
ル及びバイポーラトランジスタを有する半導体集積回路
装置の要部断面図、 第２図は、前記ＳＲＡＭのメモリセルの平面図、第３図
は、前記ＳＲＡＭのメモリセルの等価回路図、 第４図及び第５図は、前記ＳＲＡＭのメモリセルの所定
の製造工程における平面図、 第６図乃至第１４図は、前記ＳＲＡＭのメモリセルを各
製造工程毎に示す要部断面図。 第１５図乃至第１８図は、前記ＳＲＡＭのメモリセルの
要部を各製造工程毎に示す要部模写断面図、 第１９図は、前記第２図の■−■切断線で切った要部断
面図、 第２０図は、本発明の他の実施例であるＳＲＡＭのメモ
リセルを示す要部平面図である。 図中、Ｍ・・・メモリセル、Ｔｒ・・・バイポーラトラ
ンジスタ、Ｑｔｉ＊　Ｑｔ２・・・転送用ＭＩＳＦＥＴ
、Ｑｄ工＝Ｑｄｘ・・・駆動用ＭＩＳＦＥＴ、Ｃ１，Ｃ
２・・・容量素子、　７，１２，１３，１４，１６，２
１，２２・・・半導体領域、８・・・ゲート絶縁膜、９
．１８Ａ、１８Ｂ　、１９・・・接続孔、１０Ａ・・・
ゲート電極、ＩＯＢ・・・ベース電極、１５・・・サイ
ドウオールスペーサ、１１．１？、２３．２５・・・層
間絶縁膜、２ＯＡ・・・導電層、２０Ｂ、Ｒ工、Ｒ２・
・・高抵抗負荷素子、２０Ｃ・・・電源電圧配線、２０
Ｄ・・・エミッタ電極、２３・・・誘電体膜、２４・・
・プレート電極層又は電界遮蔽層、２７゜ＤＬ・・・相
補性データ線、２８・・・短絡防止用絶縁膜。 ２９・・・エツチング用マスク、３０・・・不純物であ
る。

Claims (1)

1. 【特許請求の範囲】 １、フリップフロップ回路の情報蓄積ノード部に導電層
   、高抵抗負荷素子の夫々を順次介在させて電源電圧配線
   が接続されるメモリセルで構成されたＳＲＡＭを有する
   半導体集積回路装置であって、前記情報蓄積ノード部に
   接続される導電層の上部に、誘電体膜を介在させて所定
   の電位が印加されるプレート電極層を設け、該プレート
   電極層の端部と前記導電層、高抵抗負荷素子又は電源電
   圧配線との間に、短絡防止用絶縁膜を設けたことを特徴
   とする半導体集積回路装置。 ２、前記短絡防止用絶縁膜は、酸化珪素膜又は窒化珪素
   膜で構成されていることを特徴とする特許請求の範囲第
   １項に記載の半導体集積回路装置。 ３、前記短絡防止用絶縁膜は、前記高抵抗負荷素子の上
   部に設けられていることを特徴とする特許請求の範囲第
   １項又は第２項に記載の半導体集積回路装置。 ４、前記短絡防止用絶縁膜は、前記高抵抗負荷素子の上
   部及び電源電圧配線の上部に設けられていることを特徴
   とする特許請求の範囲第１項又は第２項に記載の半導体
   集積回路装置。 ５、前記短絡防止用絶縁膜は、導電層、高抵抗負荷素子
   又は電源電圧配線と前記プレート電極層の端部下の誘電
   体膜との間に設けられていることを特徴とする特許請求
   の範囲第１項乃至第４項に記載の夫々の半導体集積回路
   装置。 ６、前記プレート電極層は、前記高抵抗負荷素子とその
   領域上を延在するデータ線との間に設けられた電界遮蔽
   層と一体に構成されていることを特徴とする特許請求の
   範囲第１項乃至第５項に記載の夫々の半導体集積回路装
   置。 ７、前記高抵抗負荷素子とその領域上を延在するデータ
   線との間には、窒化珪素膜を主体とする絶縁膜が設けら
   れていることを特徴とする特許請求の範囲第１項乃至第
   ６項に記載の夫々の半導体集積回路装置。 ８、前記高抵抗負荷素子とその領域上を延在するデータ
   線との間には、窒化珪素膜を主体とする絶縁膜が設けら
   れていないことを特徴とする特許請求の範囲第１項乃至
   第６項に記載の夫々の半導体集積回路装置。 ９、フリップフロップ回路の情報蓄積ノード部に導電層
   、高抵抗負荷素子の夫々を順次介在させて電源電圧配線
   が接続されるメモリセルで構成されたＳＲＡＭを有する
   半導体集積回路装置の製造方法であって、前記導電層、
   高抵抗負荷素子、電源電圧配線の夫々の形成領域に珪素
   膜を形成する工程と、該珪素膜の高抵抗負荷素子を形成
   する領域上に、短絡防止用絶縁膜を形成する工程と、該
   短絡防止用絶縁膜を不純物導入用マスクとして用い、珪
   素膜の導電層及び電源電圧配線を形成する領域に不純物
   を導入し、珪素膜の不純物が導入された領域で導電層及
   び電源電圧配線を形成すると共に、珪素膜の不純物が導
   入されていない領域で高抵抗負荷素子を形成する工程と
   、一端部が前記短絡防止用絶縁膜上に存在するように、
   前記導電層の上部に誘電体膜を介在させてプレート電極
   層を形成する工程とを備えたことを特徴とする半導体集
   積回路装置の製造方法。 １０、前記珪素膜を形成する工程は、不純物が導入され
   ていないか或は若干導入されている多結晶珪素膜を形成
   する工程であることを特徴とする特許請求の範囲第９項
   に記載の半導体集積回路装置の製造方法。 １１、前記短絡防止用絶縁膜を形成する工程は、ＣＶＤ
   で堆積させた酸化珪素膜を形成する工程であることを特
   徴とする特許請求の範囲第９項又は第１０項に記載の半
   導体集積回路装置の製造方法。 １２、前記珪素膜に不純物を導入する工程は、不純物を
   イオン打込みで導入する工程であることを特徴とする特
   許請求の範囲第９項乃至第１１項に記載の夫々の半導体
   集積回路装置の製造方法。 １３、前記プレート電極層を形成する工程は、多結晶珪
   素膜を形成する工程であることを特徴とする特許請求の
   範囲第９項乃至第１２項に記載の夫々の半導体集積回路
   装置の製造方法。 １４、前記プレート電極層下の誘電体膜は、プレート電
   極層と同一製造工程でパターンニングされることを特徴
   とする特許請求の範囲第９項乃至第１３項に記載の夫々
   の半導体集積回路装置の製造方法。