JPH01162010A - ラツチ回路 - Google Patents
ラツチ回路Info
- Publication number
- JPH01162010A JPH01162010A JP63226718A JP22671888A JPH01162010A JP H01162010 A JPH01162010 A JP H01162010A JP 63226718 A JP63226718 A JP 63226718A JP 22671888 A JP22671888 A JP 22671888A JP H01162010 A JPH01162010 A JP H01162010A
- Authority
- JP
- Japan
- Prior art keywords
- dynamic
- connecting points
- fet
- latch circuit
- voltage level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356026—Bistable circuits using additional transistors in the input circuit with synchronous operation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、エツジ・トリガ式ラッチ回路に関する。より
詳しくは、本発明は、エツジ・トリガ式ラッチ回路のセ
ットアツプ時間を減少する装置と方法に関する。
詳しくは、本発明は、エツジ・トリガ式ラッチ回路のセ
ットアツプ時間を減少する装置と方法に関する。
Ｂ、従来技術
電子回路システムでは、外部で発生し゛た信号をサンプ
リングするために、通常、エツジ・トリガ式ラッチ回路
を使用してきた。多くの装置例で、このような外部信号
は、システムの内部動作を制御しているシステム・クロ
ックと同期せずに到着する。通常、ラッチ回路をトリガ
して信号入力の状態を記録するシステム内クロックのエ
ツジで、信号入力をサンプリングする。理想的には、各
状態が２進数値を表わす、２つの双安定状態のどちらか
になっている場合にだけ、入力信号をサンプリングすべ
きである。しかしながら、どのようなサンプリング時に
も、信号レベルがラッチ回路の準安定状態、すなわち状
態が不確定なレベルとなる可能性が高いことがしばしば
ある。
リングするために、通常、エツジ・トリガ式ラッチ回路
を使用してきた。多くの装置例で、このような外部信号
は、システムの内部動作を制御しているシステム・クロ
ックと同期せずに到着する。通常、ラッチ回路をトリガ
して信号入力の状態を記録するシステム内クロックのエ
ツジで、信号入力をサンプリングする。理想的には、各
状態が２進数値を表わす、２つの双安定状態のどちらか
になっている場合にだけ、入力信号をサンプリングすべ
きである。しかしながら、どのようなサンプリング時に
も、信号レベルがラッチ回路の準安定状態、すなわち状
態が不確定なレベルとなる可能性が高いことがしばしば
ある。
準安定状態になる確率を下げるには、サンプリング・パ
ルスの生起前に入力信号を双安定状態の片方に安定させ
ておく最少継続時間となるセットアツプ時間をエツジ・
トリガ式ラッチ回路が有する必要がある。ただし、高速
信号処理を要する場合、セットアツプ時間が短く、準安
定状態問題を減少させたエツジ・トリガ式ラッチ回路が
望ましい。
ルスの生起前に入力信号を双安定状態の片方に安定させ
ておく最少継続時間となるセットアツプ時間をエツジ・
トリガ式ラッチ回路が有する必要がある。ただし、高速
信号処理を要する場合、セットアツプ時間が短く、準安
定状態問題を減少させたエツジ・トリガ式ラッチ回路が
望ましい。
基本的には、２個の極性ラッチ回路を他の論理回路と組
み合わせることによって形成されている、Ｄ型エツジ・
トリガとして動作可能なラッチ回路を、米国特許第４，
２２７，６９９号が開示している。このラッチ回路は、
ＬＳＳＤ設計規則に合致することはできても、長いセッ
トアツプ時間及び準安定状態問題の欠点から免れていな
い。
み合わせることによって形成されている、Ｄ型エツジ・
トリガとして動作可能なラッチ回路を、米国特許第４，
２２７，６９９号が開示している。このラッチ回路は、
ＬＳＳＤ設計規則に合致することはできても、長いセッ
トアツプ時間及び準安定状態問題の欠点から免れていな
い。
Ｃ９発明が解決しようとする問題点
本発明の目的は、エツジ・トリガ式ラッチ回路のセット
アツプ時間を減少させる装置及び方法を提供することに
ある。
アツプ時間を減少させる装置及び方法を提供することに
ある。
本発明の目的は、また、エツジ・トリガ式ラッチ回路に
おける準安定問題を解消する装置及び方法を提供するこ
とにある。
おける準安定問題を解消する装置及び方法を提供するこ
とにある。
Ｄ０問題点を解決するための手段
一態様では、本発明は、データ信号入力の論理状態を検
出することに基づいて、エツジトリガ信号を発生する装
置である。本装置は、データ信号及びデータ信号の電圧
レベルを検出するトリガ信号を受は取る動的検知手段と
、静的ラッチにより識別可能な２つの論理レベルのうち
ルベルに上記検出電圧レベルを増幅するための、上記検
知手段に結合された、少なくとも１つの動的バッファと
から構成されている。
出することに基づいて、エツジトリガ信号を発生する装
置である。本装置は、データ信号及びデータ信号の電圧
レベルを検出するトリガ信号を受は取る動的検知手段と
、静的ラッチにより識別可能な２つの論理レベルのうち
ルベルに上記検出電圧レベルを増幅するための、上記検
知手段に結合された、少なくとも１つの動的バッファと
から構成されている。
もう１つの態様では、本発明は、エツジ・トリガ式ラッ
チ回路によりサンプリングされるデータ信号入力の論理
状態を検出する方法である。本方法は、動的検知手段を
使ってデータ信号の電圧レベルを検出する段階と、上記
静的ラッチ回路により識別可能な２論理レベルの片方へ
少なくとも１個の動的バッファを用いて検出電圧レベル
を増幅する段階から成る。
チ回路によりサンプリングされるデータ信号入力の論理
状態を検出する方法である。本方法は、動的検知手段を
使ってデータ信号の電圧レベルを検出する段階と、上記
静的ラッチ回路により識別可能な２論理レベルの片方へ
少なくとも１個の動的バッファを用いて検出電圧レベル
を増幅する段階から成る。
Ｅ、実施例
第１図には、本発明の好ましい実施例が示されている。
第１の交差結合ｐチャネル電界効果トランジスタＣＦＥ
Ｔ）対Ｔ、□及びＴｌ２から成る第１動的バツフアが、
接続点Ｖ１とｖ２の間に接続されている。動的バッファ
は、それが準安定状態になり得ないことを特徴としてい
る。第２の交差結合ｎチャネルＦＥＴ対Ｔ１３及びＴｌ
４から成る第２動的バツフアも、接続点ｖ１とｖ２の間
に第１動的バツフアと並列に接続されている。２個の動
的バッファがこれら２つの接続点間にかかる電圧信号を
全論理レベルまで増幅する。
Ｔ）対Ｔ、□及びＴｌ２から成る第１動的バツフアが、
接続点Ｖ１とｖ２の間に接続されている。動的バッファ
は、それが準安定状態になり得ないことを特徴としてい
る。第２の交差結合ｎチャネルＦＥＴ対Ｔ１３及びＴｌ
４から成る第２動的バツフアも、接続点ｖ１とｖ２の間
に第１動的バツフアと並列に接続されている。２個の動
的バッファがこれら２つの接続点間にかかる電圧信号を
全論理レベルまで増幅する。
ｐチャネルＦＥＴ１Ｔｏｏのゲートを制御するサンプリ
ング・クロックの負位相φ（すなわち、−φ）によって
、Ｔ１１とＴ１゜の両方が活動可能にされる。ｎチャネ
ルＦＥＴ、Ｔ２のゲートを制御するサンプリング・クロ
ックの正位相φによって、Ｔ１３とＴｌ４の両方が活動
可能にさせられる。
ング・クロックの負位相φ（すなわち、−φ）によって
、Ｔ１１とＴ１゜の両方が活動可能にされる。ｎチャネ
ルＦＥＴ、Ｔ２のゲートを制御するサンプリング・クロ
ックの正位相φによって、Ｔ１３とＴｌ４の両方が活動
可能にさせられる。
サンプリングすべき信号の差分入力を受は取る動的検知
デバイスが、接続点Ｖ、に接続されている。この動的デ
バイスは、直列に接続した２個のｎチャネルＦＥＴ１Ｔ
ｈｅ及びＴ１８から構成されている。同様に、接続点■
２には、サンプリングすべき信号の反対側の差分入力を
受は取るもう１つの動的検知デバイスが接続されている
。この動的デバイスは、２個の直列接続ｎチャネルＦＥ
Ｔ１Ｔ１５及びＴｌ７から構成されている。
デバイスが、接続点Ｖ、に接続されている。この動的デ
バイスは、直列に接続した２個のｎチャネルＦＥＴ１Ｔ
ｈｅ及びＴ１８から構成されている。同様に、接続点■
２には、サンプリングすべき信号の反対側の差分入力を
受は取るもう１つの動的検知デバイスが接続されている
。この動的デバイスは、２個の直列接続ｎチャネルＦＥ
Ｔ１Ｔ１５及びＴｌ７から構成されている。
接続点Ｖ１とｖ２の間に、これらの接続点相互間の通路
を形成するプリチャージＦＥＴ１ＴＩがある。Ｔ１が導
通すると、接続点ｖＩ及び■２が接続して、その電圧レ
ベルが等しくさせられ、これによって両者のスイッチン
グが速くなる。サンプリング・クロックの負位相φ（す
なわち、−φ）によりＮ Ｔｌのゲートが制御される。
を形成するプリチャージＦＥＴ１ＴＩがある。Ｔ１が導
通すると、接続点ｖＩ及び■２が接続して、その電圧レ
ベルが等しくさせられ、これによって両者のスイッチン
グが速くなる。サンプリング・クロックの負位相φ（す
なわち、−φ）によりＮ Ｔｌのゲートが制御される。
動的バッファＤＬの各差分出力を、静的ラッチＳＬのそ
れぞれの入力デバイスＴ５及びＴ６に転送する。ＳＬは
ｎチャネルＦ Ｅ Ｔ、 Ｔ２Ｏ１Ｔ２＋、Ｔ２゜、Ｔ
２３から構成されている。ｎチャネルＦＥＴ１Ｔ３を介
して、接続点Ｖ、における差分出力をＴ５に転送し、ｐ
チャネルＦＥＴ１Ｔ４を介して、接続点ｖ２における差
分出力をＴ６に転送している。
れぞれの入力デバイスＴ５及びＴ６に転送する。ＳＬは
ｎチャネルＦ Ｅ Ｔ、 Ｔ２Ｏ１Ｔ２＋、Ｔ２゜、Ｔ
２３から構成されている。ｎチャネルＦＥＴ１Ｔ３を介
して、接続点Ｖ、における差分出力をＴ５に転送し、ｐ
チャネルＦＥＴ１Ｔ４を介して、接続点ｖ２における差
分出力をＴ６に転送している。
φの時間遅延パルスであるクロックφ°により、Ｔ４と
Ｔ５の両方のゲートを制御している。φ°を発生する一
方法は、クロックφの立上り線（トリガ・エツジ）を遅
延させることによる。第２図に、この目的を実現する回
路が示されている。
Ｔ５の両方のゲートを制御している。φ°を発生する一
方法は、クロックφの立上り線（トリガ・エツジ）を遅
延させることによる。第２図に、この目的を実現する回
路が示されている。
Ｔ＝Ｏをサンプリング時間とする。Ｔ＝Ｏの前、クロ・
ツクφは「ロー」となり、その逆転クロック−φは「ハ
イ」となる。これにより、デバイスＴ１゜及びＴ２がカ
ットオフされ、デバイスＴ１が開く。デバイスＴ１の開
放は、接点電圧Ｖ、及びｖ２をＴ＜０で等しくさせる。
ツクφは「ロー」となり、その逆転クロック−φは「ハ
イ」となる。これにより、デバイスＴ１゜及びＴ２がカ
ットオフされ、デバイスＴ１が開く。デバイスＴ１の開
放は、接点電圧Ｖ、及びｖ２をＴ＜０で等しくさせる。
さらに、デバイスＴ３及びＴ４はカットオフされている
ので、静的ラッチＳＬは影響を受けない。
ので、静的ラッチＳＬは影響を受けない。
サンプリング時、Ｔ二〇において、φが上昇する。プリ
チャージ・デバイスＴ１は不作動化される。サンプリン
グされ、Ｔ１７及びＴ’ｔｅで受は取られる信号の差分
入力は、デバイスＴ’ｔｓ及びＴＩ６により接続点ｖ１
及びｖ２にゲートされる。デバイスＴＩＯ及びＴ２が、
ラッチをすぐにセットする。次いで、接続点ｖｌ及びＶ
２における出力を、それぞれ静的ラッチＳＬの入力デバ
イスＴ５及びＴ６に送る。あまり多くの負荷をかけるこ
となく動的ラッチをセットできるような遅延で、φとと
もに上昇するφ°により、パス・ゲートＴ３及びＴ４が
制御される。また、静的ラッチＳＬの出力が次のトリガ
時まで一定のままであるように、φの立上り縁に続くワ
ンショット・クロックとしてφ９を発生させる。
チャージ・デバイスＴ１は不作動化される。サンプリン
グされ、Ｔ１７及びＴ’ｔｅで受は取られる信号の差分
入力は、デバイスＴ’ｔｓ及びＴＩ６により接続点ｖ１
及びｖ２にゲートされる。デバイスＴＩＯ及びＴ２が、
ラッチをすぐにセットする。次いで、接続点ｖｌ及びＶ
２における出力を、それぞれ静的ラッチＳＬの入力デバ
イスＴ５及びＴ６に送る。あまり多くの負荷をかけるこ
となく動的ラッチをセットできるような遅延で、φとと
もに上昇するφ°により、パス・ゲートＴ３及びＴ４が
制御される。また、静的ラッチＳＬの出力が次のトリガ
時まで一定のままであるように、φの立上り縁に続くワ
ンショット・クロックとしてφ９を発生させる。
特定の半導体デバイス型を用いて回路を実現したが、当
業者には、特性の同じ他のデバイスを使用できることが
理解されよう。たとえば、回路の他の部分で相応する変
更を行なえば、ｐチャネルＦＥＴをｎチャネルＦＥＴに
置き換えることができる。
業者には、特性の同じ他のデバイスを使用できることが
理解されよう。たとえば、回路の他の部分で相応する変
更を行なえば、ｐチャネルＦＥＴをｎチャネルＦＥＴに
置き換えることができる。
第１図は本発明の一実施例の構成を示す回路図である。
第２図は前記実施例に用いられるクロック信号の立上り
縁からワンショット・パルスを発生する回路の一例を示
す回路図である。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名）
縁からワンショット・パルスを発生する回路の一例を示
す回路図である。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名）
Claims (1)
- 【特許請求の範囲】 トリガ信号及びデータ信号に応答して前記データ信号の
電圧レベルを検知する動的検知手段と、前記動的検知手
段により検知された信号を２つの論理レベルの１つに増
幅する少なくとも１つの動的バッファと、 を有するラッチ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US123498 | 1987-11-20 | ||
| US07/123,498 US4808840A (en) | 1987-11-20 | 1987-11-20 | Dynamic edge-triggered latch |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01162010A true JPH01162010A (ja) | 1989-06-26 |
Family
ID=22409021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63226718A Pending JPH01162010A (ja) | 1987-11-20 | 1988-09-12 | ラツチ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4808840A (ja) |
| EP (1) | EP0318163A3 (ja) |
| JP (1) | JPH01162010A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5012246A (en) * | 1990-01-31 | 1991-04-30 | International Business Machines Corporation | BiCMOS analog-to-digital converter with minimized metastability |
| US5081377A (en) * | 1990-09-21 | 1992-01-14 | At&T Bell Laboratories | Latch circuit with reduced metastability |
| JP3228985B2 (ja) * | 1992-01-31 | 2001-11-12 | 三菱電機株式会社 | パルス発生回路 |
| EP0658000A3 (en) * | 1993-12-08 | 1996-04-03 | At & T Corp | Fast comparator circuit. |
| US5461331A (en) * | 1994-07-28 | 1995-10-24 | International Business Machines Corporation | Dynamic to static logic translator or pulse catcher |
| US5576651A (en) * | 1995-05-22 | 1996-11-19 | International Business Machines Corporation | Static/dynamic flip-flop |
| US5638018A (en) * | 1995-06-02 | 1997-06-10 | Advanced Micro Devices, Inc. | P-type flip-flop |
| US6127867A (en) * | 1998-10-28 | 2000-10-03 | International Business Machines Corporation | Zero set-up high speed CMOS latched-receiver |
| US6266800B1 (en) * | 1999-01-29 | 2001-07-24 | International Business Machines Corporation | System and method for eliminating effects of parasitic bipolar transistor action in dynamic logic using setup time determination |
| US7643981B2 (en) * | 2004-07-22 | 2010-01-05 | International Business Machines Corporation | Pulse waveform timing in EinsTLT templates |
| GB2468327A (en) * | 2009-03-03 | 2010-09-08 | Icera Inc | A CMOS latch with rapid resolution of a metastable state |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269513A (ja) * | 1985-03-15 | 1986-11-28 | トライクイント セミコンダクタ インコ−ポレイテツド | ラツチング比較器 |
| JPS62194725A (ja) * | 1986-02-21 | 1987-08-27 | Hitachi Ltd | ラツチ回路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3851189A (en) * | 1973-06-25 | 1974-11-26 | Hughes Aircraft Co | Bisitable digital circuitry |
| US3971960A (en) * | 1975-03-05 | 1976-07-27 | Motorola, Inc. | Flip-flop false output rejection circuit |
| US4461965A (en) * | 1980-08-18 | 1984-07-24 | National Semiconductor Corporation | High speed CMOS sense amplifier |
| US4583008A (en) * | 1983-02-25 | 1986-04-15 | Harris Corporation | Retriggerable edge detector for edge-actuated internally clocked parts |
| US4575644A (en) * | 1983-12-02 | 1986-03-11 | Burroughs Corporation | Circuit for prevention of the metastable state in flip-flops |
| DE3346942C1 (de) * | 1983-12-24 | 1985-01-24 | Hewlett-Packard GmbH, 7030 Böblingen | Vergleicherschaltung fuer binaere Signale |
| US4607173A (en) * | 1984-03-14 | 1986-08-19 | At&T Bell Laboratories | Dual-clock edge triggered flip-flop circuits |
| US4620119A (en) * | 1984-08-06 | 1986-10-28 | Zenith Electronics Corporation | Dual-mode timer circuit |
| CA1242770A (en) * | 1985-08-06 | 1988-10-04 | Mosaid Technologies Inc. | Edge programmable timing signal generator |
| US4710653A (en) * | 1986-07-03 | 1987-12-01 | Grumman Aerospace Corporation | Edge detector circuit and oscillator using same |
-
1987
- 1987-11-20 US US07/123,498 patent/US4808840A/en not_active Expired - Fee Related
-
1988
- 1988-09-12 JP JP63226718A patent/JPH01162010A/ja active Pending
- 1988-10-31 EP EP88310198A patent/EP0318163A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269513A (ja) * | 1985-03-15 | 1986-11-28 | トライクイント セミコンダクタ インコ−ポレイテツド | ラツチング比較器 |
| JPS62194725A (ja) * | 1986-02-21 | 1987-08-27 | Hitachi Ltd | ラツチ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0318163A2 (en) | 1989-05-31 |
| EP0318163A3 (en) | 1990-06-20 |
| US4808840A (en) | 1989-02-28 |
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