JPH01162159A - Semiconductor acceleration sensor - Google Patents

Semiconductor acceleration sensor

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JPH01162159A
JPH01162159A JP31875287A JP31875287A JPH01162159A JP H01162159 A JPH01162159 A JP H01162159A JP 31875287 A JP31875287 A JP 31875287A JP 31875287 A JP31875287 A JP 31875287A JP H01162159 A JPH01162159 A JP H01162159A
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トロンナムチャイ クライソン
Koichi Murakami
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Abstract

PURPOSE:To prevent damage to a beam part, by a method wherein a first protrusion contacts a second protrusion to block further displacement of mutual position between a weight part and a fixed part as the displacement increases with the application of an excess acceleration. CONSTITUTION:An Si cantilever beam 13 having an Si weight 12 at one end thereof is fixed on an Si support 11 to form a piezo-resistance 14 on the surface of the Si cantilever beam 13. As acceleration with a direction alpha1 is applied, the Si weight 12 is displaced in the direction opposite to that alpha1 to narrow a gap 17 between the first and second protrusions 15 and 16. Then, when an excessive acceleration is applied, both the protrusions contact each other to check a displacement of the Si weight 12. Thus, no excessive stress works on the Si cantilever beam 13 to prevent damage to the Si cantilever beam 13. Likewise, even when an excessive acceleration with a direction alpha2 is applied, the displacement of the Si weight 12 can be stopped.

Description

【発明の詳細な説明】 〔発明の利用分野〕 この発明は、バッチ処理で形成可能なストッパ構造を有
する半導体加速度センサに関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a semiconductor acceleration sensor having a stopper structure that can be formed by batch processing.

〔従来技術〕[Prior art]

従来の半導体加速度センサとしては、例えば、アイイー
イーイーエレクトロンデバイセス(I E E E  
Electron Devices、 vol、E D
−26゜No、12. p、1911. Dec、 1
979   “A B atch−Fabricate
d 5ilicon Accelerometer”)
に記載されているものがある。
As a conventional semiconductor acceleration sensor, for example, IE Electron Devices
Electron Devices, vol, E D
-26°No, 12. p, 1911. Dec, 1
979 “ABatch-Fabricate
d5ilicon Accelerometer”)
There are things listed in.

第2図は、上記の装置の斜視図及びA−A’、B−B’
断面図である。第2図において、21はSi基板、22
はSi片持梁、23はSiおもり、24は空隙。
FIG. 2 is a perspective view of the above device and A-A', B-B'
FIG. In FIG. 2, 21 is a Si substrate, 22
is a Si cantilever, 23 is a Si weight, and 24 is a void.

25はピエゾ抵抗である。25 is a piezoresistor.

第2図に示す半導体加速度センサにおいては、加速度が
加わったときにSiおもり23が変位し、それによって
Si片持梁22に歪を生ずる。このSi片持梁22の表
面にはピエゾ抵抗25が形成されており、Si片持梁2
2に歪を生ずるとピエゾ抵抗効果によってピエゾ抵抗2
5の抵抗値が変化する。この抵抗値の変化を検出するこ
とによって、加速度を検出することができる。
In the semiconductor acceleration sensor shown in FIG. 2, when acceleration is applied, the Si weight 23 is displaced, thereby causing strain in the Si cantilever 22. A piezoresistance 25 is formed on the surface of this Si cantilever 22, and the Si cantilever 2
When distortion occurs in piezoresistor 2, the piezoresistor 2
The resistance value of 5 changes. Acceleration can be detected by detecting this change in resistance value.

また、上記のセンサチップの実装構造としては、第3図
(斜視図及びx−x’断面図)に示すような構造が示さ
れている。これは、落下等の過大加速度による片持梁の
折れを防ぐための構造であり、Si片持梁22、Siお
もり23を有するSi基板21を下部ストッパ26.上
部ストッパ27の2つのストッパで挾んだ構造となって
いる。
Moreover, as a mounting structure of the above-mentioned sensor chip, a structure as shown in FIG. 3 (a perspective view and a sectional view taken along the line xx') is shown. This is a structure to prevent the cantilever beam from breaking due to excessive acceleration such as falling, and the Si substrate 21 having the Si cantilever beam 22 and the Si weight 23 is moved to the lower stopper 26. It has a structure in which it is sandwiched between two stoppers, the upper stopper 27.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかしながら、上記のような構造の加速度センサにおい
ては、次のごとき問題がある。
However, the acceleration sensor having the above structure has the following problems.

まず第1に、上記の構造では、梁を形成してからストッ
パを形成するまでの間はおもりの変位を抑える機能が無
いので、チップの取り扱いに多大の注意を払う必要が生
じ、また、取り扱いが悪いと梁の破壊を招き、歩留まり
が低下するという問題がある。
First of all, in the above structure, there is no function to suppress the displacement of the weight between the formation of the beam and the formation of the stopper, so it is necessary to pay great attention to the handling of the chip. If the quality is poor, there is a problem that the beam will be destroyed and the yield will be lowered.

第2に、ストッパ形成工程が複雑になり、コストが上昇
するという問題がある。すなわち、加速度センサを半導
体で形成する目的の一つは、バッチ処理によって1チッ
プ当りのコスト低減を図ることであり、IC製造で明ら
かなように、ウェハ上に多数のチップを作り、同時に処
理することによって安定した品質でコストの安い製品を
生産できるのであるが、第3図のように梁形成後に上下
ストッパを接着して形成する構造ではコストが大幅に上
昇してしまう。
Second, there is a problem that the stopper forming process becomes complicated and the cost increases. In other words, one of the purposes of forming acceleration sensors using semiconductors is to reduce the cost per chip through batch processing, and as is clear in IC manufacturing, many chips are made on a wafer and processed simultaneously. This makes it possible to produce products with stable quality and low cost, but in a structure in which the upper and lower stoppers are bonded together after the beam is formed as shown in FIG. 3, the cost increases significantly.

第3に、ストッパ形成の困難さの問題がある。Thirdly, there is the problem of difficulty in forming the stopper.

すなわち、第3図の構造では、梁の設計によってはスト
ッパとおもりの距離を数p〜数十−の精度で制御せねば
ならず、ストッパの形成及びチップとの接着に高い精度
が要求され、高度なストッパ製造技術、ストッパ接着技
術が必要となり、そのため、実装コストも高くなる、と
いう問題がある。
That is, in the structure shown in FIG. 3, depending on the beam design, the distance between the stopper and the weight must be controlled with an accuracy of several points to several tens of points, and high precision is required for forming the stopper and adhering it to the chip. This requires advanced stopper manufacturing technology and stopper adhesion technology, which poses a problem in that the mounting cost also increases.

更に、前記のごとき加速度センサにおいては、他軸感度
を小さくするため、Siおもり23の上面に金属等のお
もりを付加することがあるが、そのような金属おもりの
厚さには、どうしてもバラツキが生じるので、おもりと
ストッパとの距離(第3図のSiおもり23の上面に形
成した金属おもりと上部ストッパ27との間隔)を精密
に設定することが難しく、そのため高精度の効果が得ら
れるストッパを実現するのが困難になる、という問題も
ある。
Furthermore, in the above-mentioned acceleration sensor, a weight made of metal or the like is sometimes added to the top surface of the Si weight 23 in order to reduce the sensitivity of other axes, but the thickness of such metal weight inevitably varies. Therefore, it is difficult to accurately set the distance between the weight and the stopper (the distance between the metal weight formed on the top surface of the Si weight 23 and the upper stopper 27 in Fig. 3). There is also the problem that it becomes difficult to realize.

本発明は、上記のごとき従来技術の種々の問題を解決す
るためになされたものであり、センサチップ形成時、即
ちウェハプロセス中にストッパを形成することが出来、
性能が安定で均一であり、力1つ、安価で量産に適した
半導体加速度センサを提供することを目的とする。
The present invention has been made in order to solve various problems of the prior art as described above, and it is possible to form a stopper during sensor chip formation, that is, during wafer processing.
The purpose of the present invention is to provide a semiconductor acceleration sensor that has stable and uniform performance, has a single force, is inexpensive, and is suitable for mass production.

〔問題を解決するための手段〕[Means to solve the problem]

上記の問題を解決するため、本発明においては、加速度
検出方向すなわち上記梁部が歪む方向を垂直方向とした
場合に、上記おもり部の上記固定部と対向する部分に上
記おもり部と一体になって設けられた単数又は複数の第
1突起部と、上記固定部の上記おもり部と対向す、る部
分に上記固定部と一体になって設けられ、かつ上記第1
突起部と垂直方向に所定間隔を開けて相互に少なくとも
一部が重なり合う単数又は複数の第2突起部とを備える
ように構成している。
In order to solve the above problem, in the present invention, when the direction of acceleration detection, that is, the direction in which the beam part is distorted, is the vertical direction, a part of the weight part facing the fixed part is integrated with the weight part. one or more first protrusions provided at
It is configured to include the protrusion and one or more second protrusions that at least partially overlap each other at a predetermined interval in the vertical direction.

上記のように構成したことにより、本発明においては、
過大な加速度が印加されておもり部と固定部との相互位
置の変位が大きくなった場合には。
With the above configuration, in the present invention,
When excessive acceleration is applied and the mutual positional displacement between the weight part and the fixed part becomes large.

上記第1突起部と第2突起部とが当たってそれ以上の変
位を阻止するので、梁部に損傷が生じないように有効に
保護することができる。
Since the first protrusion and the second protrusion contact each other and prevent further displacement, the beam can be effectively protected from damage.

〔発明の実施例〕 第1図は1本発明の一実施例図であり、平面図及びA−
A’断面図、B−B’断面図を示す。
[Embodiment of the Invention] Fig. 1 shows an embodiment of the present invention, and shows a plan view and an A-
An A' sectional view and a BB' sectional view are shown.

第1図において、一端に81おもり12を持つSi片持
梁13がS1支持゛部(固定部)11に固定されており
、Si片持梁13の表面にはピエゾ抵抗14が形成され
ている。ここまでは前記第2図の従来例と同様である。
In FIG. 1, a Si cantilever beam 13 having an 81 weight 12 at one end is fixed to an S1 support part (fixed part) 11, and a piezoresistor 14 is formed on the surface of the Si cantilever beam 13. . The process up to this point is the same as the conventional example shown in FIG.

SLおもり12の周辺部およびSi支持部11のSiお
もり12側の所定の領域には、それぞれSiおもり側の
第1突起部15、Si支持部側の第2突起部16が次の
ように形成されている。すなわち、第1突起部15と第
2突起部16とは、第1と第2突起部間の所定の空隙1
7を介して重なり合うように形成されている。
A first protrusion 15 on the Si weight side and a second protrusion 16 on the Si support part side are formed in the peripheral part of the SL weight 12 and a predetermined area of the Si support part 11 on the Si weight 12 side, respectively, as follows. has been done. That is, the first protrusion 15 and the second protrusion 16 have a predetermined gap 1 between the first and second protrusion.
They are formed so as to overlap with each other via 7.

重なり方としては、第1図のA−A’断面図右側やB−
B’断面図右側のように、第1突起部15が第2突起部
16の上になるような重なり方と、第1図のB−B’断
面図左側のように第2突起部16が第1突起部15の上
になるような重なり方とがあり、両方の重なり方を持つ
ように第1突起部15と第2突起部16が形成される。
The way they overlap is on the right side of the AA' sectional view in Figure 1, or on the B-
The first protrusion 15 overlaps with the second protrusion 16 as shown on the right side of the B-B' cross-sectional view, and the second protrusion 16 overlaps as shown on the left side of the B-B' cross-sectional view of FIG. The first protrusion 15 and the second protrusion 16 are formed so as to overlap with each other so as to be on top of the first protrusion 15, and in both ways.

次に作用を説明する。Next, the effect will be explained.

第1図に示したα□力方向紙面表面から裏面へ向かう方
向)の加速度を印加すると、Siおもり12がα1と反
対方向に変位し、第1図のB−B’断面図左側で第1突
起部15と第2突起部16との間の空隙17が狭まる。
When an acceleration is applied in the α□ force direction shown in FIG. The gap 17 between the protrusion 15 and the second protrusion 16 is narrowed.

そして過大な加速度が印加された場合には、第1突起部
15と第2突起部16とが当たるので、Siおもり12
の変位が止められる。したがってSi片持梁13に過大
な応力が加わらず、Si片持梁13の破損を防ぐことが
できる。
When excessive acceleration is applied, the first protrusion 15 and the second protrusion 16 contact each other, so that the Si weight 12
displacement is stopped. Therefore, excessive stress is not applied to the Si cantilever beam 13, and damage to the Si cantilever beam 13 can be prevented.

同様に、α2方向(裏面から紙面表面へ向かう方向)の
過大な加速度が印加された場合には、第1図のA−A’
断面図右側やB−B’断面図右側で第1突起部15が第
2突起部16に当たるので、Siおもり12の変位が止
められる。
Similarly, if excessive acceleration is applied in the α2 direction (direction from the back surface to the front surface of the paper),
Since the first protrusion 15 hits the second protrusion 16 on the right side of the cross-sectional view or on the right side of the BB' cross-sectional view, displacement of the Si weight 12 is stopped.

また、第1と第2突起部間空隙17の大きさは任意に設
定可能であり、この値によって測定可能な印加加速度の
範囲が決まる。
Furthermore, the size of the gap 17 between the first and second protrusions can be set arbitrarily, and the range of applied acceleration that can be measured is determined by this value.

次に、第4図は第1図の装置の製造工程の第1の実施例
を示す図である。
Next, FIG. 4 is a diagram showing a first embodiment of the manufacturing process of the device shown in FIG. 1.

第4図において、まず、(a)では、<i o o>面
のp形Si基板41上に、所定の厚さの下部n形S1層
42と下部エツチング用p形Si窓43を形成する。下
部n形Si層42の形成法としては熱拡散法やエピタキ
シャル成長法等がある。また下部エツチング用p形Si
窓43を形成するには、熱拡散を用いる方法と、下部n
形Si層42を熱拡散法で形成する際にあらかじめ下部
エツチング用p形Si窓43が残るようにして拡散を行
う方法とがある。
In FIG. 4, first, in (a), a lower n-type S1 layer 42 of a predetermined thickness and a p-type Si window 43 for lower etching are formed on a p-type Si substrate 41 of the <i o o> plane. . Methods for forming the lower n-type Si layer 42 include thermal diffusion, epitaxial growth, and the like. Also, p-type Si for lower etching.
In order to form the window 43, a method using thermal diffusion and a method using the lower n
There is a method of performing diffusion in advance so that a p-type Si window 43 for lower etching remains when forming the Si layer 42 by thermal diffusion.

次に、(b)では、下部n形Si層42や下部エツチン
グ用p形Si窓43の上にp形Si層44を熱拡散法や
エピタキシャル成長法を用いて形成する。
Next, in (b), a p-type Si layer 44 is formed on the lower n-type Si layer 42 and the lower p-type Si window 43 for etching using a thermal diffusion method or an epitaxial growth method.

このp形Si層44の厚さによって第1と第2突起部間
空隙17が決まる。
The gap 17 between the first and second protrusions is determined by the thickness of the p-type Si layer 44.

次に、(C)では、p形Si層44上に上部n形Si層
45と上部エツチング用p形S1窓46を形成する。形
成法としては下部n形Si層42及び下部エツチング用
p形Si窓43と同様な方法を用いることが出来る。
Next, in (C), an upper n-type Si layer 45 and an upper p-type S1 window 46 for etching are formed on the p-type Si layer 44. As for the formation method, the same method as that for the lower n-type Si layer 42 and the lower p-type Si window 43 for etching can be used.

次に、(d)では、熱拡散法を用いて所定の領域にピエ
ゾ抵抗14を形成した後、裏面の所定領域にSiエツチ
ング用マスクとなるSio、膜、又はSi3N、膜を形
成し、その後、下部n形Si層42と上部n形Si層4
3を陽極としてアルカリエツチング液を用いるエレクト
ロ・ケミカル・エツチング法を用いて、選択的にp形S
iのエツチングを行う、なお、エレクトロ・ケミカル・
エツチング法についての詳細は、特開昭61−9757
2号(半導体加速度センサの製造方法)等に記載されて
いる。
Next, in (d), after forming the piezoresistor 14 in a predetermined area using a thermal diffusion method, a Sio film, or a Si3N film, which will serve as a mask for Si etching is formed in a predetermined area on the back surface, and then , lower n-type Si layer 42 and upper n-type Si layer 4
Using an electrochemical etching method using alkaline etching solution with No. 3 as an anode, p-type S
Electrochemical etching is performed.
For details on the etching method, please refer to Japanese Patent Application Laid-open No. 61-9757.
No. 2 (Method for manufacturing semiconductor acceleration sensor), etc.

上記のエツチングの結果、Si支持部11、Siおもり
12、Si片持梁13、第1突起部15およびストッパ
となる第2突起部16が同時に形成される。
As a result of the above etching, the Si support portion 11, the Si weight 12, the Si cantilever 13, the first protrusion 15, and the second protrusion 16 serving as a stopper are simultaneously formed.

上記のように、本実施例においては、ウェハ・プロセス
中にSi片持梁折れ防止用のストッパを形成できるため
1歩留まりが向上し、さらに後にストッパを形成する必
要がないために実装コストが軽減する。
As mentioned above, in this example, a stopper to prevent Si cantilever beams from breaking can be formed during the wafer process, which improves the yield.Furthermore, since there is no need to form a stopper later, mounting costs are reduced. do.

また、ストッパの精度はウェハ・プロセス中に形成する
p形Si層の厚さで決まるため、非常に高精度に形成す
ることが可能である。
Further, since the accuracy of the stopper is determined by the thickness of the p-type Si layer formed during the wafer process, it is possible to form the stopper with extremely high accuracy.

さらに、上記のプロセスの特徴の一つに、エレクトロ・
ケミカル・エツチング法を用いてSi片持梁13を形成
するのと同時にストッパを形成することがある。そのた
めストッパを形成するために特別な工程を必要とせず、
容易にストッパを形成することができる。
Furthermore, one of the characteristics of the above process is that electro
The stopper may be formed at the same time as the Si cantilever 13 is formed using a chemical etching method. Therefore, no special process is required to form the stopper,
A stopper can be easily formed.

なお、第4図の製造工程においては、第1突起部15と
第2突起部16を形成するために、下部n形Si層42
.p形Si層44および上部n形りt層45を用いてい
るが、下部n形Si層42、p形Si層44、および上
部n形S1層45は、必ずしも全面に形成する必要はな
く、ストッパ構造を形成する領域のみに形成しても良い
、その−例として第5図に示すような構造がある。
In the manufacturing process shown in FIG. 4, in order to form the first protrusion 15 and the second protrusion 16, the lower n-type Si layer 42 is
.. Although the p-type Si layer 44 and the upper n-type T layer 45 are used, the lower n-type Si layer 42, the p-type Si layer 44, and the upper n-type S1 layer 45 do not necessarily need to be formed over the entire surface. The stopper structure may be formed only in the area where the stopper structure is to be formed.An example of this is the structure shown in FIG.

また、p形Si層44は、第1突起部15と第2突起部
16を形成するときにのみ必要であり、形成後にp形S
i層44が全てエツチングされてなくな馴てしまっても
かまわない、その−例を第6図に示す。
Further, the p-type Si layer 44 is necessary only when forming the first protrusion 15 and the second protrusion 16, and after the formation, the p-type Si layer 44 is
FIG. 6 shows an example in which it is acceptable for the i-layer 44 to be completely etched away.

さらに、本発明は前記第1図に示した片持梁構造のみに
適用できるのではなく、第7図に示すような両持梁等の
ように複数の梁構造にも同様に適用することが出来る。
Furthermore, the present invention is not only applicable to the cantilever structure shown in FIG. I can do it.

次に、第8図は、本発明の製造方法の第2の実施例を示
す図である。
Next, FIG. 8 is a diagram showing a second embodiment of the manufacturing method of the present invention.

第8図において、まず、(a)では、 (111)面の
p形S1基板41上に所定の厚さの下部n形Si層42
と下部エツチング用p形Si窓43を形成する。
In FIG. 8, first, in (a), a lower n-type Si layer 42 of a predetermined thickness is formed on a (111)-plane p-type S1 substrate 41.
A p-type Si window 43 for lower etching is formed.

次に、(b)では、下部n形Si層42や下部エツチン
グ用p形Si窓43の上にSiO□層50を酸素イオン
注入法を用いて形成し、さらに5103層50上に81
層45をエピタキシャル成長法を用いて形成する。この
Sio、層50の厚さによって第1と第2突起部間空隙
17が決まる。
Next, in (b), an SiO□ layer 50 is formed on the lower n-type Si layer 42 and the lower p-type Si window 43 for etching by using an oxygen ion implantation method, and then an 810□ layer 50 is formed on the 5103 layer 50.
Layer 45 is formed using an epitaxial growth method. The gap 17 between the first and second projections is determined by the thickness of the layer 50.

次に、(C)では、81層45の所定領域に上部エツチ
ング用窓46を形成する。このエツチング用窓46とし
てp形Siを用いる場合には、熱拡散法を用いて形成す
ることが出来る。また、エツチング用窓46としてSi
n、を用いる場合は、81層45の所定領域を熱酸化す
ることによって形成する。
Next, in (C), an upper etching window 46 is formed in a predetermined region of the 81 layer 45. When using p-type Si as the etching window 46, it can be formed using a thermal diffusion method. In addition, Si is used as the etching window 46.
n, is formed by thermally oxidizing a predetermined region of the 81 layer 45.

次に、(d)では、熱拡散法を用いて所定領域にピエゾ
抵抗14を形成した後、Si基板の裏面の所定領域に8
1エツチング用マスクとなるSin。
Next, in (d), after forming a piezoresistor 14 in a predetermined area using a thermal diffusion method, a piezoresistor 14 is formed in a predetermined area on the back surface of the Si substrate.
1. Sin serves as an etching mask.

膜又はSi、N、膜を形成し、その後、下部n形Si層
42と81層45を陽極としてアルカリエツチング液を
用いるエレクトロ・ケミカル・エツチング法を用いて、
Si基板裏の所定領域と下部エツチング用p形Sl窓4
3をエツチングする。エツチング用窓46がp形S1の
場合には、このとき同時にエツチングする。
A film or Si, N film is formed, and then an electrochemical etching method is used using an alkaline etching solution with the lower n-type Si layer 42 and 81 layer 45 as anodes.
P-type Sl window 4 for etching a predetermined area on the backside of the Si substrate and the lower part
Etch 3. If the etching window 46 is p-type S1, it is etched at the same time.

最後に、Sin、層50をエツチングする。エツチング
用窓46がSin、の場合には、同時にエツチング用窓
46もエツチングする。
Finally, the Sin layer 50 is etched. When the etching window 46 is Sin, the etching window 46 is also etched at the same time.

上記のウェハ・プロセスの結果として、Si支持部11
、Slおもり12、Si片持梁13、第1突起部15お
よびストッパとして作用する第2突起部16が同時に形
成される。
As a result of the above wafer process, the Si support 11
, the Sl weight 12, the Si cantilever 13, the first protrusion 15, and the second protrusion 16 acting as a stopper are formed at the same time.

次に、本発明の製造方法の第3の実施例について説明す
る。
Next, a third embodiment of the manufacturing method of the present invention will be described.

従来の半導体加速度センサの製造法としては。As for the conventional manufacturing method of semiconductor acceleration sensor.

例えば第9図に示すようなものがある。For example, there is one shown in FIG.

この従来例は、特開昭61−97572号(半導体加速
度センサの製造方法)に示されているエレクトロ・ケミ
カル・エツチング法を用いた前記第2図に示す半導体加
速度センサの製造法である。なお、この場合のエレクト
ロ・ケミカル・エツチング法は、n形Siを陽極として
アルカリエツチング液を用いて選択的にp形Siをエツ
チングする方法である。
This conventional example is a method of manufacturing the semiconductor acceleration sensor shown in FIG. 2 using the electrochemical etching method disclosed in Japanese Patent Application Laid-Open No. 61-97572 (Method of Manufacturing a Semiconductor Acceleration Sensor). In this case, the electrochemical etching method is a method in which p-type Si is selectively etched using an alkaline etching solution using n-type Si as an anode.

第9図において、まず、(a)では、<100>面のp
形S1基板141上に、所定の厚さのn形Si層128
とp形Si窓129を形成する。n形Si層128は熱
拡散法もしくはエピタキシャル成長法によって形成され
、p形S1窓129は熱拡散法もしくはn形Si層12
8を熱拡散法で形成する際にあらかじめp形Si窓12
9が残るようにして拡散を行なう方法によって形成され
る。さらに、n形Si層128上の所定領域に熱拡散法
を用いてピエゾ抵抗25が形成される。
In FIG. 9, first, in (a), p of the <100> plane
An n-type Si layer 128 of a predetermined thickness is formed on the S1-type substrate 141.
A p-type Si window 129 is formed. The n-type Si layer 128 is formed by thermal diffusion or epitaxial growth, and the p-type S1 window 129 is formed by thermal diffusion or by epitaxial growth.
8 by the thermal diffusion method, the p-type Si window 12 is
It is formed by a method of diffusion so that 9 remains. Furthermore, a piezoresistor 25 is formed in a predetermined region on the n-type Si layer 128 using a thermal diffusion method.

次に、(b)では、p形Si基板141の裏面の所定領
域にSiエツチング用マスクとなるのSin。
Next, in (b), Si is deposited on a predetermined region of the back surface of the p-type Si substrate 141 to serve as a mask for Si etching.

膜又は513N4膜を形成した後、n形Si層128を
陽極としてアルカリエツチング液を用いるエレクトロ・
ケミカル・エツチング法を用いて選択的にp形Siのエ
ツチングを行なう、その結果、Si支持部21. Si
おもり23、Si片持梁22、および空隙24が同時に
形成される。
After forming the film or 513N4 film, electroetching is performed using an alkaline etching solution with the n-type Si layer 128 as an anode.
The p-type Si is selectively etched using a chemical etching method, and as a result, the Si supporting portion 21. Si
Weight 23, Si cantilever 22, and void 24 are formed simultaneously.

しかしながら、このような従来の半導体加速度センサの
製造法においては、■エレクトロ・ケミカル・エツチン
グの異方性が強く、<111)面でエツチングが止まる
ので、第10図(a)の部分拡大図に示すように、第9
図のY、Y部点に応力が集中しやすい構造となるため、
応力の集中によってSi片持梁が折れやすい、■(11
1)面でエツチングが止まるため1例えば第11図のよ
うな構造のp形Siをエツチングすることが出来ず、加
工出来る構造に制限がある、等の問題があった。
However, in such a conventional manufacturing method for semiconductor acceleration sensors, the anisotropy of electrochemical etching is strong and etching stops at the <111) plane, so the partially enlarged view in Fig. 10(a) As shown, the ninth
Because the structure is such that stress tends to concentrate at Y and Y points in the figure,
Si cantilevers tend to break due to stress concentration, ■(11
1) Since etching stops at the surface, it is not possible to etch p-type Si having a structure as shown in FIG. 11, for example, and there are limitations on the structures that can be processed.

本実施例は、p形Siを選択的にエツチング出来るよう
な等方性エツチングを用いることによって上記問題点を
解決したものである。
This embodiment solves the above problem by using isotropic etching that can selectively etch p-type Si.

第12図は上記の製造方法を示す実施例図である。FIG. 12 is an embodiment diagram showing the above manufacturing method.

第12図において、まず、(a)では、p形Si基板2
21上に所定の厚さの下部n形Si層242と下部エツ
チング用p形Si窓243を形成する。この下部n形S
i層242の形成法としては熱拡散法とエピタキシャル
成長法がある。また下部エツチング用p形Si窓243
を形成する方法としては、熱拡散を用いる方法と、下部
n形Si層242を熱拡散法で形成する際にあらかじめ
下部エツチング用p形Si窓243が残るようにして拡
散を行なう方法とがある。
In FIG. 12, first, in (a), the p-type Si substrate 2
A lower n-type Si layer 242 of a predetermined thickness and a p-type Si window 243 for lower etching are formed on 21. This lower n-type S
Methods for forming the i-layer 242 include thermal diffusion and epitaxial growth. Also, the p-type Si window 243 for lower etching
There are two methods for forming the lower n-type Si layer 242 using thermal diffusion, and a method in which diffusion is performed by leaving a p-type Si window 243 for lower etching in advance when forming the lower n-type Si layer 242 by thermal diffusion. .

次に、(b)では、下部n形Si層242や下部エツチ
ング用p形Si窓243の上に、p形5il1244を
熱拡散法やエピタキシャル成長法を用いて形成する。こ
のp形Si層244の厚さによって第1と第2突起部間
空隙17が決まる。
Next, in (b), a p-type film 1244 is formed on the lower n-type Si layer 242 and the lower etching p-type Si window 243 using a thermal diffusion method or an epitaxial growth method. The gap 17 between the first and second protrusions is determined by the thickness of the p-type Si layer 244.

次に、(C)では、p形Si層244上に、上部n形S
i層245と上部エツチング用p形Si窓246を形成
する。この形成法としては、下部n形Si層242及び
下部エツチング用p形Si窓243と同様な方法がある
Next, in (C), an upper n-type S
An i-layer 245 and a p-type Si window 246 for upper etching are formed. This formation method may be the same as that for the lower n-type Si layer 242 and the lower etching p-type Si window 243.

次に、(d)では、所定領域に熱拡散法を用いてピエゾ
抵抗14を形成した後、p形Si基板221の裏面の所
定領域にマスクとなるSun、膜又はSi。
Next, in (d), after forming the piezoresistor 14 in a predetermined region using a thermal diffusion method, a Sun, film, or Si serving as a mask is formed in a predetermined region on the back surface of the p-type Si substrate 221.

N4膜を形成する0次に、弗化水素酸中での陽極処理法
を用いてp形Siの多孔質化を行なう。なお、多孔質工
程については、特開昭48−102988号に詳細に記
載されている。
After forming the N4 film, p-type Si is made porous using an anodic treatment method in hydrofluoric acid. The porous process is described in detail in JP-A-48-102988.

次に、(e)では、多孔質化したp形Siを等方性エツ
チングし、また酸化してからできた酸化膜をエツチング
する。その結果、Si支持部11、Siおもり12、S
i片持梁13、第1突起部15およびストッパとして作
用する第2突起部16が同時に形成される。
Next, in (e), the porous p-type Si is isotropically etched, and the oxide film formed after oxidation is etched. As a result, the Si support part 11, the Si weight 12, the S
The i-cantilever beam 13, the first protrusion 15 and the second protrusion 16 acting as a stopper are formed at the same time.

上記の製造方法においては、エツチング工程が等方性エ
ツチングであるため、従来例のような異方性エツチング
を用いた場合と違って、前記のY部のような応力が集中
する角部が形成されない。
In the above manufacturing method, since the etching process is isotropic etching, unlike the case where anisotropic etching is used as in the conventional example, corners where stress is concentrated, such as the Y part described above, are formed. Not done.

すなわち、本実施例の製造工程によって製造した場合は
、第10図(b)のY部に示すように、丸みを帯びた形
状となり、前記第10図(a)のY部に比べて応力が集
中しない構造になっていることがわかる。
That is, when manufactured according to the manufacturing process of this example, the shape is rounded as shown in the Y section in FIG. 10(b), and the stress is lower than that in the Y section in FIG. 10(a). You can see that it has a structure that does not concentrate.

このように、応力が集中しにくいことによってSi片持
梁の耐量が高くなる。
In this way, the resistance of the Si cantilever increases because stress is difficult to concentrate.

更に、上記第12図の実施例の場合には、エツチングが
等方的であるため、(111)面によるエツチングの止
まりがなく、したがって任意の構造のエツチングを行う
ことが可能となる。
Furthermore, in the case of the embodiment shown in FIG. 12, since the etching is isotropic, the etching does not stop at the (111) plane, and therefore it is possible to perform etching of any structure.

なお、第12図の実施例は、Si片持梁13を形成する
のと同時にSi片持梁折れ防止用のストッパを形成する
ものを示しているが、前記第2図のごとき従来構造の装
置に本実施例を適用した場合にも、応力が集中しない構
造となるので、Si片持梁の耐量を向上させることが出
来る。
The embodiment shown in FIG. 12 shows a case in which a stopper for preventing the Si cantilever from breaking is formed at the same time as the Si cantilever 13 is formed, but the conventional structure of the device as shown in FIG. Even when this embodiment is applied to, the structure is such that stress is not concentrated, so the withstand capacity of the Si cantilever can be improved.

なお、この実施例の場合も、前記第4図の実施例と同様
に、下部n形Si層242、p形Si層244、および
上部n形りt層245は、必ずしも全面に形成する必要
はなく、ストッパ構造を形成する領域のみに形成しても
良い、その−例として前記第5図に示すような構造があ
る。
In addition, in the case of this embodiment as well, as in the embodiment shown in FIG. Instead, the stopper structure may be formed only in the region where the stopper structure is to be formed.An example of this is the structure shown in FIG.

また、p形Si層244は、第1突起部15と第2突起
部16を形成するときにのみ必要であり、形成後にp形
Si層244が全てエツチングされてなくなってしまっ
てもかまわない、その−例として前記第6図に示すよう
な構造がある。
Further, the p-type Si layer 244 is necessary only when forming the first protrusion 15 and the second protrusion 16, and it does not matter if the p-type Si layer 244 is completely etched away after the formation. An example of this is the structure shown in FIG. 6 above.

次に、第13図は、本発明の製造方法の第4の実施例図
である。
Next, FIG. 13 is a diagram showing a fourth embodiment of the manufacturing method of the present invention.

第13図において、まず(a)では、(100>面のp
型Si基板321上の所定の領域に高濃度p+埋込領域
322を形成する。
In Fig. 13, first, in (a), p of the (100> plane
A high concentration p + buried region 322 is formed in a predetermined region on a type Si substrate 321 .

次に、(b)では、全面に所定の厚さ(例えば10、 
)のn型Si層323をエピタキシャル成長させる。
Next, in (b), a predetermined thickness (for example, 10,
) is epitaxially grown.

次に、(c)では、n型Si層323の一部領域に第2
のp型領域324を拡散によって形成する。この際、高
濃度p+埋込領域322も同時に上方にも拡散し、高濃
度p+埋込領域322の上部とp型領域324の下部と
は接続される。
Next, in (c), a second
A p-type region 324 is formed by diffusion. At this time, the high concentration p + buried region 322 is also diffused upward at the same time, and the upper part of the high concentration p + buried region 322 and the lower part of the p type region 324 are connected.

次に、(d)では、所定の領域に高濃度n+領領域25
を形成する。この高濃度n+領領域25は後に突起部と
なる領域である。
Next, in (d), a high concentration n+ area 25 is placed in a predetermined area.
form. This high concentration n+ region 25 is a region that will later become a protrusion.

さらに、この高濃度n1領域325は、後に行なうエレ
クトロ・ケミカル・エツチング時におけるn型Si層3
23のオーミックコンタクト用として必要に応じて形成
してもよい。
Furthermore, this high concentration n1 region 325 is used as the n-type Si layer 3 during electrochemical etching to be performed later.
23 may be formed as needed for ohmic contact.

次に、(e)では、所定の領域にp型の不純物拡散を行
ない、ピエゾ抵抗14を形成する。なお表面には、5i
OaもしくはSL、N4などの絶縁膜が表面保護膜32
6として形成される。
Next, in (e), a p-type impurity is diffused into a predetermined region to form a piezoresistor 14. In addition, on the surface, 5i
An insulating film such as Oa, SL, N4, etc. is the surface protection film 32.
6.

次に、(f)では1表面の所定の領域の表面保護膜32
6をフォトエツチングによって除去する。
Next, in (f), the surface protective film 32 in a predetermined area on one surface is
6 is removed by photoetching.

次に、(g)では、ピエゾ抵抗取り出し配線327およ
び後のエレクトロ・ケミカル・エツチング時の電圧印加
電極328を形成する。この配線327及び電極328
の材質としては、fiJ−m Cr、 Au、 Ti。
Next, in (g), a piezoresistor lead-out wiring 327 and a voltage application electrode 328 for later electrochemical etching are formed. This wiring 327 and electrode 328
The materials of fiJ-m are Cr, Au, and Ti.

N1などの金属の単層膜もしくは複合膜が用いられる。A single layer film or a composite film of metal such as N1 is used.

次に、(h)では、裏面の所定領域にSiエツチング用
マスク329として、sio、膜又は513N4膜を形
成する。
Next, in (h), a sio film or a 513N4 film is formed as a Si etching mask 329 in a predetermined region of the back surface.

次に、(i)では、電圧印加電極328を陽極としてア
ルカリエッチジグ液を用いるエレクトロ・ケミカル・エ
ツチング法を用いてSiエツチングを行なう、その結果
、センサチップには、固定部(支持部)11、Siおも
り12. Si片持梁13、第1突起部15、第2突起
部16、第1と第2突起部間の空隙17が形成される。
Next, in (i), Si etching is performed using an electrochemical etching method using an alkaline etching solution with the voltage application electrode 328 as an anode.As a result, the sensor chip has a fixed part (supporting part) 11 , Si weight 12. A Si cantilever 13, a first projection 15, a second projection 16, and a gap 17 between the first and second projections are formed.

この際、空隙17の大きさは、p型領域324と高濃度
n+領領域25の拡散の差で決まる。
At this time, the size of the void 17 is determined by the difference in diffusion between the p-type region 324 and the high concentration n+ region 25.

なお、この実施例では、エレクトロ・ケミカル・エツチ
ングを行なう際の電圧印加電極328の形成をピエゾ抵
抗取り出し配線327の形成と同時に行なったが、これ
に限るものではなく、配線327を形成した後、絶縁膜
等をはさんで、その後、全面に電極328を形成する方
法なども可能である。
Note that in this embodiment, the voltage application electrode 328 was formed at the same time as the piezoresistor lead-out wiring 327 when performing electrochemical etching, but the invention is not limited to this; after the wiring 327 is formed, A method of sandwiching an insulating film or the like and then forming the electrode 328 on the entire surface is also possible.

また、第13図(i)では、Siおもり12の上に金属
おもり30をのせた構造を示している。この金属おもり
30の形成法としては、メツキ法や接着法、あるいはハ
ンダなどを溶かして接着する方法などがある。
Further, FIG. 13(i) shows a structure in which a metal weight 30 is placed on the Si weight 12. Methods for forming the metal weight 30 include a plating method, an adhesion method, and a method of melting and adhering solder.

〔発明の効果〕〔Effect of the invention〕

以上説明したごとく1本発明においては、過大な加速度
が印加されておもり部と固定部との相互位置の変位が大
きくなった場合には、第1突起部と第2突起部とが当た
ってそれ以上の変位を阻止するので、梁部に損傷が生じ
ないように有効に保護することができる。
As explained above, in the present invention, when excessive acceleration is applied and the displacement of the relative positions of the weight part and the fixed part becomes large, the first protrusion part and the second protrusion part come into contact with each other. Since the above displacement is prevented, the beam portion can be effectively protected from damage.

また、ウェハ・プロセス中にSi片持梁折れ防止用のス
トッパを形成できるため1歩留まりが向上し、さらに後
にストッパを形成する必要がないために実装コストが軽
減する。
Furthermore, since a stopper for preventing the Si cantilever from breaking can be formed during the wafer process, the yield rate is improved, and since there is no need to form the stopper later, the mounting cost is reduced.

また、ストッパの精度はウェハ・プロセス中に形成する
p形Si層の厚さで決まるため、非常に高精度に形成す
ることが可能である。
Further, since the accuracy of the stopper is determined by the thickness of the p-type Si layer formed during the wafer process, it is possible to form the stopper with extremely high accuracy.

さらに、エレクトロ・ケミカル・エツチング法を用いて
Si片持梁を形成するのと同時にストッパを形成するこ
とにより、ストッパを形成するために特別な工程を必要
とせず、容易にストッパを形成することができる。
Furthermore, by forming the stopper at the same time as forming the Si cantilever using an electrochemical etching method, the stopper can be easily formed without requiring any special process. can.

また、第12図の実施例の場合には、エツチング工程が
等方性エツチングであるため、応力が集中する角部を形
成しない構造にすることが出来、それによってSi片持
梁の耐量を向上させることが出来る。また、エツチング
が等方的であるため。
In addition, in the case of the example shown in Fig. 12, since the etching process is isotropic etching, it is possible to create a structure that does not form corners where stress is concentrated, thereby improving the resistance of the Si cantilever. I can do it. Also, because the etching is isotropic.

(111)面によるエツチングの止まりがなく、任意の
構造のエツチングを行うことが可能となる。
Etching does not stop due to the (111) plane, and it becomes possible to perform etching of any structure.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の一実施例図、第2図及び第3図は従来
装置の一例図、第4図は本発明の製造方法の第1の実施
例図、第5、第6、第7図はそれぞれ第4図の応用例図
、第8図は本発明の製造方法の第2の実施例図、第9図
は従来の製造方法を示す図、第10図は第9図の部分拡
大図、第11図は従来技術の問題点を示す図、第12図
は本発明の製造方法の第3の実施例図、第13図は本発
明の製造方法の第4の実施例図である。 〈符号の説明〉 11・・・Si支持部(固定部) 12・・・Siおもり 13・・・Si片持梁 14・・・ピエゾ抵抗 15・・・SLおもり側の第1突起部 16・・・S1支持部側の第2突起部 17・・・第1と第2突起部間の空隙
FIG. 1 is a diagram of an embodiment of the present invention, FIGS. 2 and 3 are diagrams of an example of a conventional device, FIG. 4 is a diagram of a first embodiment of the manufacturing method of the present invention, and FIGS. 7 shows an example of application of FIG. 4, FIG. 8 shows a second embodiment of the manufacturing method of the present invention, FIG. 9 shows a conventional manufacturing method, and FIG. 10 shows a part of FIG. 9. An enlarged view, FIG. 11 is a diagram showing problems in the prior art, FIG. 12 is a diagram of a third embodiment of the manufacturing method of the present invention, and FIG. 13 is a diagram of a fourth embodiment of the manufacturing method of the present invention. be. <Explanation of symbols> 11...Si support part (fixed part) 12...Si weight 13...Si cantilever 14...Piezo resistor 15...First protrusion part 16 on the SL weight side ...Second protrusion 17 on the S1 support side...Gap between the first and second protrusion

Claims (1)

【特許請求の範囲】[Claims]  加速度印加時に歪む単数若しくは複数の梁部と、該梁
部の一端に接続して形成された単一のおもり部と、上記
梁部の他端に接続され上記おもり部の外周を所定の間隔
を開けて取り囲むように形成された固定部と、上記梁部
に形成されたピエゾ抵抗部とが、半導体基板に形成され
ている半導体加速度センサにおいて、加速度検出方向す
なわち上記梁部が歪む方向を垂直方向とした場合に、上
記おもり部の上記固定部と対向する部分に上記おもり部
と一体になって設けられた単数又は複数の第1突起部と
、上記固定部の上記おもり部と対向する部分に上記固定
部と一体になって設けられ、かつ上記第1突起部と垂直
方向に所定間隔を開けて相互に少なくとも一部が重なり
合う単数又は複数の第2突起部とを備えたことを特徴と
する半導体加速度センサ。
one or more beams that are distorted when acceleration is applied; a single weight portion connected to one end of the beam portion; In a semiconductor acceleration sensor formed on a semiconductor substrate, a fixing portion formed to open and surround the beam portion and a piezoresistive portion formed on the beam portion align the acceleration detection direction, that is, the direction in which the beam portion is distorted, in the vertical direction. In the case of It is characterized by comprising one or more second protrusions that are provided integrally with the fixing part and that are at least partially overlapped with each other at a predetermined interval in the vertical direction from the first protrusion. Semiconductor acceleration sensor.
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