JPH01164114A - レジスタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＤ形フリップフロップからなるレジスタに関し
、各入力ラインのデータが夫々のラインに関連した印加
負荷制御入力信号のエツジ部でトリガーされる適正な負
荷制御によりフリップフロップメモリ素子に入れられる
ようになったものに関する。このレジスタは入力であれ
出力であれ、伝達ゲートを用いず、入力ラインの数には
無関係に１個のフリップフロップメモリ素子を用いるも
のである。補助クリアおよびリセット入力を有しでもよ
く、その場合にはメモリ素子はＲＳフリップフロップと
して作用する。

このレジスタは自己クロックまたは自己タイミング非同
期ディジタル回路に有用である。

（従来の技術） 適当な負荷制御入力インストラクションＬｄｎに関連づ
けられたｎ個の情報源からの１以上の入力ラインｌ　を
有する従来のレジスタを第１図に示す。負荷入力インス
トラクションＬ、。により、選択された１個の入力ベク
トルＩ　がレジスタの出力Ｑに移される。

一般に、従来の方法によればそのようなレジスタは２つ
の方法で構成出来る。第１の方法では第２図に示すよう
に複数のレジスタＲを■　入力ｅｎ　　　　ｎ ベクトルに関連づけ、その出力を複数の伝達ゲートｔ　
を介してレジスタの出力Ｑに接続する。こｎ の場合、出力Ｑへの入力データの交換はレジスタＲの下
流で生じる。

ｎ 最後の負荷制御信号Ｌｄ１（１≦ｉ≦ｎ）の活性レベル
を前の負荷制御信号から独立させるために、アービタ１
１が用いられる。これは最後の記憶の生じたレジスタＲ
に関連する伝達ゲートｔ、１のみを時系列的に動作可能
とさせ、関連した負荷の入力負荷制御信号Ｌｄ１に鋭い
スイッチエツジを生じさせる。

第２の方法は第１図のレジスタを用いるものであり、そ
れを第３図に示す。１個のＲレジスタへの■　個の情報
源のアクセスは、夫々人カベクトルＩ　に接続するゲー
トｔ　により制御される。

ｎ　　　　　　　　　　　　　　　　ｇｎ選択された情
報は負荷入力制御信号り、１の鋭いエツジでレジスタＲ
内に記憶される。この場合、情報交換はレジスタＲの前
に置かれ、レジスタＲの出力が出力Ｑとなる。この場合
も、最後の負荷信号の前の負荷信号と比較しての活性レ
ベルの独立性を得るには最後の記憶制御人力り、Ｉに関
連したゲートのみを時系列的に動作可能にするアービタ
１１を必要とする。内部母線そのとき存在する情報の実
際の記憶はその情報が安定化されたときにのみＲレジス
タ内に生じる。これを行うには、負荷入力制御信号Ｌｄ
ｎは、最後に印加された制御信号Ｌｄ１を情報■。の安
定化に充分な期間だけ遅延させる時間オペレータＴを通
じてレジスタＲに加える。この遅延はクロックにより行
い、その時間は統計的な情報をもとにして決定される。

（発明が解決しようとする課題） 第２図および第３図の回路は複雑なアービタ１１を必要
とし、また第３図では第１図のレジスタの動作タイミン
グを適正とするためのクロック制御の遅延が必要である
。

（課題を解決するための手段） 本発明は１以上の人力を有し、最後の負荷入力制御信号
の鋭いエツジが他に加えられる負荷制御信号のレベルと
は無関係となる、エツジトリガー式り形フリップフロッ
プのごとき形を有するレジスタの提供を目的とする。

（作　用） 本発明ではレジスタに印加された最後の負荷人力制御信
号のエツジが他の負荷制御信号のレベルとは論理的に無
関係となり、しかもアーとりや特殊な遅延装置が不要と
なる。

（実施例） 本発明のレジスタにおいてはレジスタに入る最後の負荷
入力制御信号のエツジは他の制御信号のレベルとは無関
係であり、そして印加入力ベクトル　から出力Ｑへの情
報の伝達の制御に用いられる。説明の便宜上、印加入力
ベクトルを重入力ベクトルレジスタについてはデータＤ
とし、多大カレジスタについてはデータＤｌ、Ｄ２・・
・・・・Ｄｎとして示し、レジスタの出力をＱ（１）で
示す。

重入力ベクトルレジスタの印加負荷制御信号はＬ１多入
力レジスタの、データＤ　ｔ　、　Ｄ　２・・・・・・
Ｄｎに関連したものをＬｉ、Ｌ２・・・・・・Ｌｎで夫
々示す。

更に、以下に述べるレジスタは信号のエツジの変化によ
り制御されるのであり、ここでは正のエツジ変でそれが
生じるものとする。従って負荷制御信号Ｌ（０−１）は
印加負荷制御信号の正の変化を示す。しかしながら、本
発明では負の負荷制御信号変化、すなわち（Ｌ−１→０
）を用いてもよいことは明らかである。

一般に、本発明は米国特許出願節１９１，３６３号（出
願日昭和６３年５月９日）に示されるＦＥＲＳフリップ
フロップを変更して達成出来る。

第１３図は本発明用に変更可能なＦＥＲＳフリップフロ
ップの一例を、第１４図にはその信号のタイミングチャ
ートを示している。これらは上記米国出願の第１０図お
よび第１１図に夫々対応している。

第１３図に示すように、ＦＥＲＳ回路とも呼ばれるフリ
ップフロップ１１は交叉接続したＮＡＮＤゲート２５．
２７からなる通常のＲＳフリップフロップ１３を含み、
その出力Ｑ（１）がフリップフロップ１１の出力となる
。ΔＳＳクライバよびΔＲデライバと呼ばれる２個の論
理装置１２と１４が出力フリップフロップ１３の通常の
コマンド人力５（０）とγ（０）（負論理で表現）に接
続する。ΔＳおよびΔＲデライバの機能は出力フリップ
フロップ１３のセット５（０）とリセットγ（０）入力
に、そのフリップフロップの状態変化を繰り返すに必要
且つ充分な時間だけ負論理での適正なセットまたはリセ
ット信号を送ることであり、その後、作動されたデライ
バ（ΔＳまたはΔＲ）の出力がリセット状態にもどる。

夫々３個のＮＡＮＤゲートを用いるΔＳおよびΔＲデラ
イバの一例を第１３図に示してあり、その詳細は米国特
許出願第１６５９０８号（出願日昭和６３年３月９日）
に示されている。

デライバ回路の特性は、その出力信号Ｙの状態が、印加
された入力信号Ｘの状態変化（例えば〇−１）により変
化（例えば正論理では０−１）するが、下流側のデジタ
ル回路からの帰還信号Ｆの遷移（例えば０→１）に応じ
てのみ元の状態に（正論理では１→０）もどるという点
である。このように、デライバ回路は下流側回路からの
帰還信号Ｆの変化が下流回路のスイッチングの発生を示
すときに下流側のディジタル回路に影響（スイッチング
）するに必要であってデライバ出力を元の休止状態にも
どすために用いられる時間だけ出力信号Ｙを与える。

上記米国出願第１６５９０８号には３種のデライバ回路
が示されており、その第１の形式のものは帰還信号Ｆの
状態には全く無関係に出力信号Ｙを発生するものであり
、第２および第３の形式のものは帰還信号Ｆが予定の状
態（例えば休止状態）のときにのみ出力信号Ｙを発生す
るものである。

いずれにしてもこれらデライバ回路は出力信号Ｙを休止
状態（例えば１−０）にもどすには帰還信号Ｆの積極的
な変化が必要であるという特徴を共に有している。

第１３図はデライバ１２の上記信号Ｘ、　Ｙ、　　Ｆを
Ｘ　　、Ｙ　　、Ｆ　　で、デライバ１４のそれをａ　
　　　　ａ　　　　　ａ Ｘｂ、Ｙｂ、Ｆｂで示している。第１４図のタイミング
チャートは第１３図のＦＥＲＳフリップフロップ１１の
動作を説明するものであるが、必要であれば前記米国出
願第１９１３６３号を参照しでもよい。

一般に本発明は上記のＦＥＲＳフリップフロ、ンブを次
に述べるように変更して得られる。各入力Ｄ　データに
ついて（情報人力−に対応する）、ｎ Ｄ　データとその補数（Ｄ　　）は夫々（Ａ）２個ｎ のデライバΔＳとΔＲ（１２，１４）とＲＳ出カフリッ
プフロップ１３の間でＦＥＲＳフリップフロップ１１の
内側に配置された２個のＯＲゲートまたは（Ａ）ΔＮＡ
ＮＤデライバをΔＳおよびΔＲデライバ１２．１４の代
りとしてＦＥＲＳフリップフロップ１１内の２個のΔＮ
ＡＮＤデライバの入力に加えられる。各データＤ　毎に
対応する負荷制御信号Ｌｄｎはプライバ（ΔＳ、ΔＲま
たはΔＮＡＮＤ）の夫々に共通に、プライバの出力Ｙの
状態を変化させるプライバ人力Ｘとして加えられる。

次に更に詳細にこれを述べる。

本発明のレジスタは夫々１以上の入力を有する４種のも
のとして構成出来る。第１の、第４図に示すものは、デ
ータ源からのＤデータとその補データ○（インバータ１
９でつくられる）がＦＥＲＳフリップフロップ３０内で
２個のΔＳおよびΔＲデライバ１２．１４と交叉ＮＡＮ
Ｄゲート２７゜２９で形成されるＲ８出力フリップフロ
ップ１３の間に配置される２個のＯＲゲート２１．２３
の入力に夫々加えられる。

これらＦＥＲＳフリップフロップ回路は前記米国出願第
１９１３６３号で第１または第２形式として示されるも
のであるから詳細は省く。要約すると、第１の形式のＦ
ＥＲＳフリップフロップはΔＲおよびΔＳデライバを有
し、これらは帰還信号Ｆの状態には無関係に印加入力Ｘ
の状態変化（例えば０→１）に応じてその出力Ｙの状態
を（例えばＯ→１）に変え、第２の形式のΔＲとΔＳデ
ライバでは帰還信号はその出力Ｙをプライバ人力Ｘの変
化（例えば０→１）に応じて予定の状態に変化（例えば
０−１）に変化しなければならない。

第４図において、２個のＯＲゲート２１．２３の一方の
みが印加された負荷制御信号Ｌｄｎのエツジを通してフ
リップフロップ１３をスイッチさせ、それにより、リセ
ットされているフリップフロップとセットされたものと
を適正なデータＤまたはＤにより設定しうるようにする
。

第４図の回路は出力フリップフロップ１３にスイッチン
グに必要な時間だけ適当な信号りまたは負論理ではＤを
送る。勿論、スイッチングは新しいデータＤまたはｂが
フリップフロップ１３の出力状態を変えるときにのみ生
じる。すでにセットされたフリップフロップをセットし
たりあるいはリセットしているものをリセットしようと
してもその時点では問題のプライバは活性状態にないた
め変化は生じない。

第５図は第４図の回路の多入力レジスタへの応用を示す
。１人力（第４図）および２人力（第５図）を有する本
発明のレジスタの出力Ｑ（１）の論理式は次の通りであ
る。

Ｑ　（１）−（ＤＡＬＡＰ　　）ＶＱ　（ｆ５人り入ｐ
Ｒ＞　−・−・−ｍ４図）但し“Δ″はＡＮＤ、　　“
△”はＡＮＤ、　　“Ｖ”はＯＲであり、Ｐ８とＰＲは
デライバ内の信号の状態を表わす（第１３図のプライバ
１２．１４の出力ゲートに信号ＰｓとＰＲが加えられる
）。

この装置をセットするためのスイッチング時間は回路の
相異から、リセットするに要する時間より短い。この時
間差の補償は必要であれば出力フリップフロップ１３の
セットを行うラインに沿って単位遅延Ｔを与える遅延素
子を組込むことにより行うことが出来る。

第４図の回路はそれ故新しい正のエツジトリガー形り形
フリップフロップ３０を示し、その負荷入力制御は印加
された負荷制御信号りにおける（０→１）のスイッチン
グエツジで活性となる。

上記のように第４図のレジスタ回路は第５図に示すよう
にして多入力用に拡張出来る。第５図においてはそれを
３０′で示している。このレジスタ３０′は２個のデー
タ入力Ｄ１とＤ２および２個の負荷入力Ｌ　　（０→１
）とＬ２　（０→１）を■ 有する。第５図の出力フリップフロップ１３′を形成す
るＮＡＮＤゲート２７’　、２９’の夫々は第４図のゲ
ート２７．３９に入力を加えたものである。ＮＡＮＤゲ
ー）２７’　、２９’の負荷された入力は第２のＯＲゲ
ート２１’　、２Ｂ’対から付加的な出力信号を受け、
そして第２対のプライバー２′と１４′と共にＤ　およ
びｂ２データを負荷制御信号Ｌ２の制御により出力フリ
ップフロ　　　　。

ツブ１３′の付加入力に与える。

第４．５図の回路ではΔＲ９ΔＳデライバは夫々ＲＳ出
カフリップフロップ１３’のＱ（１）およびＱ（０）出
力からの帰還信号を受ける。本発明はまた、これらデラ
イバに対し１個の帰還信号を用いる米国特許出願第１９
１３６３号の他の形式のＦＥＲＳフリップフロップで構
成してもよい。

その場合には夫々の帰還信号ではなく、デライバΔＳま
たはΔＲを動作不能にするエツジを有する１個の帰還信
号Ｆが得られる。

第６図は第４図の回路と同様であるが、１個の帰還信号
を用いる回路である。２個のＸＯＲゲート３１，３３お
よびＯＲゲート３５が出力フリップフロップ１３とデラ
イバ１２．１４の帰還人力Ａの間に付加される。ＸＯＲ
ゲート３１の２つの入力はＮＡＮＤゲート２９の出力と
ＯＲゲート２３の出力に夫々接続し、ＸＯＲゲート３３
の２つの入力はＮＡＮＤゲート２７とＯＲゲート２１の
出力に夫々接続する。ＸＯＲゲート３１と３３の出力は
ＯＲゲート３５の夫々の入力に接続し、その出力がデラ
イバ１２．１４の共通帰還信号となる。

すでにセットされたフリップフロップをセットあるいは
リセットされたものをリセットすると、負荷作用が得ら
れる。この負荷作用は、結果としては重大なものではな
いが活性状態にあるデライバを動作不能とするような帰
還信号を発生させることがある。

共通の帰還を１人力（第６図）および２人力（第７図）
用に用いそして帰還信号Ｆの状態がデライバ１２．１４
のスイッチングの制御条件となる、本発明の装置の出力
信号Ｑ（１）の論理式は次の通りである。

Ｑ　（１）　−（ＤＡＬＡＰ　ＡＦ）　ＶＱ　（ＤＡＬ
ＡＰ、　ＡＦ）Ｑ　（１）　−（Ｄ、　ＡＬＩＡＰＳＩ
ＡＦ）　Ｖ　（Ｄ２ＡＬＡＰ、ＡＦ）ｖＱ（ＤＡＬΔＰ
ＡＦ）△（Ｄ２ΔＬ２△ＰＲ２八Ｆ）１　　１　　　Ｒ
１ ｎ入力について一般化すると Ｑ　（１）　−Ｖ　　（Ｄ、　ＡＬ、　ＡＰ８ｉＡＦ）
　ＶＱｌ自１ 髪 △　（Ｄ、△Ｌ］ΔＰＲＪ△Ｆ） 帰還信号Ｆの一般式は次の通りである。

但しく５ｌ−Ｄ１ΔＬ１ΔＰｓ１△Ｆ）および（Ｒ，−
Ｄ、△Ｌ１△ＰＲ１ΔＦ）。

多入力（Ｄ　　　Ｄ　　・・・・・・；Ｌｉ、Ｌ２・・
・・・・）を１’　　２ 処理するための第６図の実施例の変更例である第７図の
実施例では更にＸＯＲゲート４１と４３が付加している
。ＸＯＲゲート４１の一方の入力はＮＡＮＤゲート２９
のＱ′比出力、他方はＯＲゲート２３′の出力に接続し
、ＸＯＲゲート４３の一方の入力はＮＡＮＤゲート２７
のＱ（１）出力に他方はＯＲゲート２１′の出力に接続
する。ＸＯＲゲート３１，３３，４１．４３の出力はＯ
Ｒゲート３５′の夫々の入力に接続し、このＯＲゲート
はその出力にすべてのデライバ用の共通帰還信号Ｆを与
える。

また、本発明にΔＮＡＮＤデライバを用いることも出来
る。これらΔＮＡＮＤデライバはΔＳ。

ΔＲデライバの代りとなる。ΔＮＡＮＤデライバは米国
出願第１６５９０８号に詳述されている。

それに対応する本発明の実施例を第８−１２図に示す。

装置のスイッチングを可能にさせる負荷制御信号ＬΦ（
０→１）エツジがΔＮＡＮＤデライバ５８．６０に加え
られる。出力フリップフロップ１３のスイッチングを生
じさせるΔＮＡＮＤデライバの選択はデータＤの論理レ
ベルと出力フリップフロップ１３の現在の状態とにより
行われる。

出力フリップフロップ１３のスイッチングはそのスイッ
チングに必要な期間だけの幅をもつ負論理で（０→１）
である印加負荷制御信号Ｌ　（０→１）により行われる
。

第８図は１個のデータ人力りと１個の負荷入力制御信号
Ｌ　（０→１）を有するＤ形しジスタの回路図である。

第８図の回路の式は Ｑ−（ＬＡＤＡＰ　　）Ｖ　（ＱＡ　（ＬＡＤＡＰＲ）
である。この式は前記の２件の米国特許出願に示される
ΔＮＡＮＤデライバとＦＥＲＳフリップフロップ用の式
から得られる。

第９図は第８図の回路の延長であって２データ入力Ｄ１
．Ｄ２と２負荷制御信号り、（０−１）とＬ２　（０−
１）を有する本発明のレジスタを示す。

出力信号Ｑ（１）の式は２人力とｎ入力につき次のよう
になる。

Ｑ　（１）　−（Ｄ、△Ｌ１△Ｐｓ工）Ｖ（Ｄ２△Ｌ２
△ＰＳ２）Ｑ　（１）　−Ｖ　（Ｄ、ΔＬ１△Ｐｓ、）
　ＶＱ、Ａ量−■ （Ｄ、ΔＬ１△ＰＲｉ） 第８，９図の回路については出力フリップフロップ１３
の出力Ｑ（１）とＱ’　　（０）はΔＮＡＮＤデライバ
５８．６０用の帰還信号を夫々発生するために用いられ
る。また、第８図の２個のΔＮＡＮＤデライバ５８．６
０の出力ΔＮＡＮＤゲート５１．５３は夫々その入力に
データＤとその補助○を受ける。同様にして第９図の多
入力装置が形成されており、一対のΔＮＡＮＤデライバ
が入力ＤＮとＬＮに用いられる。第５図の実施例と同様
に、付加されたデライバ６１．６３の出力は出力フリッ
プフロップ１３の交叉接続Ｎ’ＡＮＤゲート２７’、２
９’の夫々の入力に加えられる。この回路ではΔＮＡＮ
Ｄゲート６１の出力とＮＡＮＤゲート２７′の間に別の
遅延Ｔが与えられる。

第１０図はΔＮＡＮＤデライバと１個の帰還信号を用い
る本発明の他の形を示している。

この回路では帰還信号は出力フリップフロップ１３の変
化を生じさせたデライバを動作不能にするために用いら
れる。ΔＮＡＮＤデライバ６７゜６９を動作不能とさせ
るエツジ（１−０’）を有することの帰還信号Ｆは、出
力フリップフロップ１３のＮＡＮＤゲート２７．２９の
入力に夫々接続する入力を有するＸＯＲゲート７１．７
３により得られる。ＸＯＲゲート７１の一方の入力はＮ
ＡＮＤゲート２９の出力に、他方の入力はＮＡＮＤゲー
ト５１の出力に接続し、ＸＯＲゲート７３の一方の入力
はＮＡＮＤゲート２７の出力に、他方の入力はＮＡＮＤ
ゲート５３の出力に夫々接続する。ＸＯＲゲート７１．
７３の出力はＯＲゲート３５の夫々の入力に接続し、そ
の出力がΔＮＡＮＤデライバ６７．６９用の共通帰還信
号Ｆを形成する。

すでにセットされたフリップフロップをセットしあるい
はリセットしているものをリセットすると負荷作用が生
じこれは重大ではないが活性のΔＮＡＮＤデライバを動
作不能にする帰還信号を発生させる。

１個のデータ人力りと１個の制御入力Ｌ　（０→１）を
有し、デライバのスイッチングを帰還信号Ｆの状態によ
り制御する第１０図の回路の論理式４式％ 第１１ａ図およびｆｆｌｌｌｂ図は第１０図の装置のタ
イミング図であって夫々ΔＮＡＮＤデライバ６７．６９
の最終ＮＡＮＤゲート５１．５３の入力に対する直接の
帰還接続のない場合とある場合を示している。第１０図
は最終ＮＡＮＤゲート５１．５３への直接帰還接続のあ
る場合である。

第１１ａ図と第１１ｂ図を比較すると、安定状態と一致
する変化Ｆ（０−１）を得る際の遅延は、帰還信号Ｆを
ΔＮＡＮＤデライバ６７．６９の最終ＮＡＮＤゲー）５
１．５３に接続すると減少することかわかる。この構成
では状態変化５（０−１）またはγ（０→１）はＰ８と
ＰＲで行われるのではなく、Ｆから直線的に生じる。

第１２図は第１０図の回路を２データ入力Ｄ１゜Ｄ　と
２制御人力Ｌ　　（０→１）、Ｌ２　（０→１）に拡張
したものを示す。第１２図の装置の２人力とｎ人力につ
いての出力信号Ｑ（１）の論理式は夫々次の通りである
。

Ｑ（１）−ＣＤ、　ＡＬ１ＡＰ８１ＡＦ）　Ｖ　（Ｄ２
ＡＬ２ＡＰ８２ＡＦ）に れら回路でも同様に負論理の適正な信号が変化に必要な
時間だけ出力フリップフロップ１３に送られる。第７図
の回路におけるように、ＸＯＲゲート３１，４１，３３
．４３およびＯＲゲート３５′が共通帰還信号Ｆを発生
するために用いられる。この帰還信号の一般式は次の通
りである。

但し、Ｓ、−Ｄ、△ＬｉＡＰ、ＡＦおよび第４−１２図
において、レジスタの、リセットと比較してセットに必
要な時間は短く、そしてそのずれをなくすために必要な
単位遅延Ｔが与えられているが、不要であればそれをな
くしてもよい。

印加された負荷制御信号りの正の変化（０→１）で変化
するようにこれまで説明したが、本発明のレジスタはこ
れまでの任意の実施例について負荷制御信号の負（１−
０）のエツジに応答するようにすることも出来る。これ
は正論理で示したと同様に出力に適用出来る。

また、本発明のレジスタは補助的なりリアおよびプリセ
ット入力を有してもよく、これら補助入力により通常の
ＲＳフリップフロップとして回路が動作る。そのような
場合には第１０図に点線で示すようにプリセット信号が
出力フリップフロップの交叉ＮＡＮＤゲート２７の一方
の付加入力および他の交叉ＮＡＮＤゲート２９を制御す
るΔＮＡＮＤプライトの最終ゲートに加えられ、クリア
人力はＮＡＮＤゲート２９の入力とＮＡＮＤゲート２７
を制御するΔＮＡＮＤデライバ６７の最終ゲートに加え
られる。

〔発明の効果〕

本発明のエツジトリガー式のＤ形フリップフロップであ
るレジスタは１以上の入力を有し、最終の負荷入力制御
信号のエツジが他の制御信号のレベルとは無関係となり
、そのため、従来必要であった内部アービタまたはクロ
ック制御の遅延が不要となる。

【図面の簡単な説明】

第１図は従来の多入力単出力トランスファレジスタのブ
ロック図、第２図は第１図の回路をｎ入力レジスタとｎ
出力伝達ゲートで構成した回路のブロック図、第３図は
ｎ入力伝達ゲートと１出力レジスタで構成した第１図の
回路のブロック図、第４図は１データ入力と１負荷制御
入力を有するエツジトリが−Ｄ形ラフリップフロップ第
１の形式を用いた本発明の第１実施例、第５図は２デー
タ入力、２負荷制御入力を有するエツジトリガーＤ形フ
リップフロップの第１形式を用いる本発明の第２実施例
、第６図は１データ入力、１負荷制御入力を有するエツ
ジトリガーＤ形フリップフロップの第２の形式を用いる
本発明の第３実施例、第７図は２データ入力、２負荷制
御入力を有するエツジトリガーＤ形フリップフロップの
第２の形式を用いる本発明の第４実施例、第８図は１デ
ータ入力、１負荷制御入力を有するエツジトリガー〇形
フリップフロップの第３の形式を用いる本発明の′Ｗ４
５実施例、第９図は２データ入力、２負荷制御入力を有
する、エツジトリガへＤ形フリップフロップの第３の形
式を用いる本発明の第６実施例、第１０図は１データ入
力、１負荷制御入力を有するエツジトリガーＤ形フリッ
プフロップの第４の形式を用いる本発明の第７実施例、
第１１ａ図および第１１ｂ図は第１０図の実施例の動作
を示すタイミングチャート、第１２図は２データ入力、
２負荷制御入力を有するエツジトリガーＤ形フリップフ
ロップの第４の形式−を用いる本発明の第８実施例、第
１３図はＦＥＲＳフリップフロップの回路図、第１４図
は第１３図の回路の動作を示すタイミングチャートであ
る。 １１・・・ＦＥＲＳフリップフロップ、１２゜１２′・
・・ΔＳＳクライバ１３．１３’　・・・ＲＳフリップ
フロップ、１４．１４’　・・・ΔＲデライバ、３０・
・・エツジトリガーフリップフロップ、５８゜６０．６
１，６３，６７．６９・・・ΔＮＡＮＤデライバ、Ｔ・
・・遅延素子。 出願人代理人　　佐　　藤　　−雄 ’　　−１”　　脣＋Ｑｒ　　６　　ｅ　　ｅｏ　　Ｌ
Ｌ手続性ｎ正置（方式） １、事件の表示 昭和６３年　特許願第１６９９８３号 ２、発明の名称 レジスタ装置 ３、補正をする者 事件との関係　　特許出願人 モンテジソン、ソチェタ、ベル、 ア慣ツィオ一二 ４、代　理　人（郵便番号１００） 昭和６３年９月７日 （発送口　昭和６３年９月２７日） ６、補正の対象

Claims (1)

1. 【特許請求の範囲】 １、セット入力、リセット入力および少なくとも１本の
   出力信号ラインを有する出力フリップフロップと、印加
   された入力負荷制御信号Ｌの制御により上記リセットお
   よびセット入力に夫々入力信号Ｄとその補信号＠Ｄ＠を
   加えるための第１ゲート装置とを有し、この第１ゲート
   装置は、上記入力信号Ｄとその補信号＠Ｄ＠の一歩によ
   り上記フリップフロップの出力状態を切換えさせるに充
   分であってこの状態変化に応じて少なくとも１個の帰還
   信号がその変化の生じたことを予定の切換えエッジ部で
   示すときに終了する期間の間だけ上記負荷制御信号の予
   定の切換わりエッジ部の発生により上記入力信号Ｄとそ
   の補信号＠Ｄ＠が上記リセットおよびセット入力に加わ
   るように動作するレジスタ装置。 ２、前記第１ゲート装置は前記リセット入力に接続する
   出力を有するＯＲゲートおよび前記セット入力に接続す
   る出力を有する他のＯＲゲートからなり、夫々前記信号
   Ｄと補信号＠Ｄ＠を受けるように構成された第１のＯＲ
   ゲート対と、夫々印加された入力信号Ｘの状態変化によ
   りその状態を変え、そして前記帰還信号の予定の切換え
   エッジ部により元の状態にもどる出力Ｙを有する第１の
   スイッチング回路対と、から成り、この第１のスイッチ
   ング回路対は上記Ｘ信号入力に前記負荷制御信号を受け
   そしてそれらの出力が上記ＯＲゲート対の夫々の入力に
   接続するように構成された請求項１記載のレジスタ装置
   。 ３、前記第１ゲート装置は更に、複数（ｎ）のＯＲゲー
   ト対と複数（ｎ）のスイッチング回路対とを含み、上記
   ＯＲゲート対の夫々はその入力として信号Ｄ＿ｎと補信
   号＠Ｄ＠＿ｎを受け、その対の一方のＯＲゲートの出力
   は前記出力フリップフロップのリセット入力と、他方の
   ＯＲゲートの出力はそのセット入力に接続しており、上
   記スイッチング回路対の夫々は、加えられる入力信号Ｘ
   の状態変化によりその状態を変え、前記帰還信号の予定
   の切換りエッジ部に応じて元の状態にもどる出力Ｙを有
   すると共に複数の負荷制御信号Ｌ＿ｎの内の１個の共通
   に受ける入力と前記信号Ｄ＿ｎおよび補信号＠Ｄ＠＿ｎ
   を受ける関連するＯＲゲート対の夫々の入力に接続する
   出力を有する請求項１記載のレジスタ装置。 ４、前記出力フリップフロップの出力信号Ｑ（１）は、
   Ｑを上記出力フリップフロップの出力Ｑ（１）の補出力
   、Ｄ＿ｉおよび＠Ｄ＠＿ｉを前記ＯＲゲート対の夫々の
   Ｄおよび＠Ｄ＠入力、Ｌ＿ｉを各スイッチング回路対の
   共通負荷制御信号、Ｐ＿Ｓ＿ｉとＰ＿Ｒ＿ｉを上記出力
   フリップフロップのセットおよびリセット入力へのＰ＿
   ｉおよび＠Ｄ＠＿ｉ信号の印加を夫々制御するスイッチ
   ング回路の内部信号状態、∧をＡＮＤ機能、ＶをＯＲ機
   能、＠∧＠を＠ＡＮＤ＠機能とすると、 ▲数式、化学式、表等があります▼ で表わされるように構成された請求項３記載のレジスタ
   装置。 ５、前記スイッチング回路の夫々は帰還信号を受け、上
   記帰還信号の内の一方は前記出力信号ラインから、他方
   の帰還信号は上記出力信号ラインの信号の補信号である
   請求項２記載のレジスタ装置。 ６、前記スイッチング回路対に共通に１個の帰還信号を
   加えるごとくした請求項２記載のレジスタ装置。 ７、前記出力フリップフロップは交叉接続したゲート対
   からなっており、更に、前記共通帰還信号を発生する第
   ２ゲート装置を含み、この第２ゲート装置は上記ゲート
   対の第１のゲートの出力に接続する一方の入力および前
   記ＯＲゲートの一方の出力に接続する他の入力を有する
   第１ＸＯＲゲートと、上記ゲート対の第２のゲートの出
   力に接続する一方の入力および上記ゲート対の他方のゲ
   ートの出力に接続する他の入力を有する第２ＸＯＲゲー
   トと上記第１および第２ＸＯＲゲートの出力を受けてそ
   の出力に上記共通の帰還信号を出す他のＯＲゲートとか
   ら成っている請求項６記載のレジスタ装置。 ８、前記第１および第２帰還信号は前記出力フリップフ
   ロップで発生され、その内の一方が前記出力信号ライン
   からとり出され、他方がその補信号であり、前記スイッ
   チング回路対の一方のスイッチング回路は上記第１帰還
   信号を受け、他方が第２帰還信号を受けるように構成さ
   れた請求項３記載のレジスタ装置。 ９、１個の帰還信号が発生されて前記スイッチング回路
   のすべてに共通に加えられる請求項３記載のレジスタ装
   置。 １０、前記出力フリップフロップは一対の交叉接続した
   ゲートからなり、更に、複数の第１ＸＯＲゲートと複数
   の第２ＸＯＲゲートからなる、前記共通の帰還信号を発
   生するための第２ゲート装置を含み、上記第１ＸＯＲゲ
   ートの夫々の一方の入力は上記交叉接続したゲートの内
   の１個の一方の入力に接続し、他方の入力は、夫々のＯ
   Ｒゲート対の内の第１ＯＲゲートの出力に接続しており
   、上記第２ＸＯＲゲートの夫々の一方の入力は上記交叉
   接続ゲートの他方のものの出力に接続し、他の入力は夫
   々のＯＲゲート対の第２のＯＲゲートの出力に接続して
   おり、これらＸＯＲゲートの出力は上記共通帰還信号を
   発生する他のＯＲゲートに加えられる請求項９記載のレ
   ジスタ装置。 １１、前記第１ゲート装置は第１スイッチング回路と第
   ２スイッチング回路からなり、第１スイッチング回路は
   第１出力と少なくとも３個の入力を有し、第１出力の出
   力信号は前記出力フリップフロップのセットおよびリセ
   ット入力の一方に接続し、上記３個の入力はデータＤ入
   力信号を受ける第１入力、負荷制御信号Ｌを受ける第２
   入力および上記フリップフロップの状態変化により状態
   の変化する帰還信号を受ける第３入力ならなり、上記第
   ２スイッチング回路は第２出力と少なくとも３個の入力
   を有し、第２出力の信号は上記フリップフロップのセッ
   トまたはリセット入力に接続し、上記３個の入力は反転
   データ＠Ｄ＠入力信号を受ける第１入力、負荷制御信号
   Ｌを受ける第２入力およびフリップフロップの状態変化
   により状態の変化する帰還信号を受ける第３入力であり
   、上記第１および第２スイッチング回路は、上記フリッ
   プフロップにＤまたは＠Ｄ＠信号を与える方のスイッチ
   ング回路がフリップフロップの状態変化を示す関連した
   帰還信号の予定の切換エッジを検出したとき終了する予
   定の期間だけ上記負荷制御信号の予定の切換エッジのと
   ころでデータ信号Ｄと＠Ｄ＠の一方を上記第１または第
   ２入力ゲートを通じて上記フリップフロップのリセット
   およびセット入力に加えられるように動作する請求項１
   記載のレジスタ装置。 １２、前記第１および第２出力ゲートの夫々はＮＡＮＤ
   ゲートである請求項１１記載のレジスタ装置。 １３、夫々の出力ＮＡＮＤゲートはデータ信号Ｄおよび
   ＠Ｄ＠の一方を受ける第１入力、印加された負荷信号Ｌ
   を受ける第２入力、関連する制御フリップフロップの出
   力を受ける第３入力を存し、上記第１スイッチング回路
   の制御フリップフロップはその第１および第２入力に上
   記データ信号Ｄと負荷制御信号Ｌを受け、そして第３入
   力に上記帰還信号を受け、第２スイッチング回路の制御
   フリップフロップはその第１および第２入力に印加され
   たデータ信号＠Ｄ＠と負荷制御信号Ｌを夫々受けそして
   第３入力に上記帰還信号を受ける請求項１２記載のレジ
   スタ装置。 １４、前記第１出力ＮＡＮＤゲートの入力は前記第１ス
   イッチング回路の制御フリップフロップに加わる帰還信
   号を受け、第２出力ＮＡＮＤゲートの入力は第２スイッ
   チング回路の制御フリップフロップに加わる帰還信号を
   受ける請求項１３記載のレジスタ装置。 １５、前記第１および第２出力ＮＡＮＤゲートには１個
   の帰還信号が共通に加えられる請求項１３記載のレジス
   タ装置。 １６、前記出力フリップフロップは一対の交叉接続ゲー
   トから構成されており、更に第１ＸＯＲゲートと、第２
   ＸＯＲゲートと、ＯＲゲートとからなる前記共通帰還信
   号を発生するための第２ゲート装置が含まれ、この第１
   ＸＯＲゲートの一方の入力は交叉接続ゲートの一方の出
   力に、第２入力は前記ＮＡＮＤゲートの内の１個の出力
   に接続し、第２ＸＯＲゲートの一方の入力は交叉ゲート
   の他方の出力に、他の入力は他のＮＡＮＤゲートの出力
   に夫々接続しており、上記ＯＲゲートは第１および第２
   ＸＯＲゲートの出力を受けてその出力に上記共通帰還信
   号を出す請求項１５記載のレジスタ装置。 １７、前記第１ゲート装置は更に前記第１および第２ス
   イッチング回路対を複数個含み、夫々の対は複数の印加
   データ信号Ｄ＿Ｎの内の１個と複数の印加負荷制御信号
   Ｌ＿Ｎの内の関連する１個を受けて、前記出力フリップ
   フロップにＤ＿Ｎまたは＠Ｄ＠＿Ｎを加えるスイッチン
   グ回路がそのフリップフロップの状態変化を示す関連し
   た帰還信号のスイッチエッジを検出するときに終了する
   予定の期間だけ、関連する負荷制御信号Ｌ＿Ｎのスイッ
   チエッジに応じて上記出力フリップフロップの関連する
   リセットまたはセット入力にデータＤ＿Ｎまたは補デー
   タ＠Ｄ＠＿Ｎ信号を与える請求項１１記載のレジスタ装
   置。 １８、前記第１および第２スイッチング回路対を複数含
   み、夫々の対は第１および第２出力ＮＡＮＤゲートを有
   し、夫々複数の印加データ信号Ｄ＿Ｎの内の１個と複数
   の印加負荷制御信号Ｌ＿Ｎの内の関連する１個を受けて
   、前記出力フリップフロップにＤ＿Ｎまたは＠Ｄ＠＿Ｎ
   を加えるスイッチング回路からのフリップフロップの状
   態変化を示す関連した帰還信号のスイッチエッジを検出
   するとき終了する予定の期間だけ、関連する負荷制御信
   号Ｌ＿Ｎのスイッチエッジに応じて上記出力フリップフ
   ロップの関連するリセットまたはセット入力にデータＤ
   ＿Ｎまたは＠Ｄ＠＿Ｎ信号を与える請求項１３記載のレ
   ジスタ装置。 １９、前記スイッチング回路対の夫々の一方のスイッチ
   ング回路の帰還信号は前記出力フリップフロップの第１
   出力から、他方の回路の帰還信号は上記フリップフロッ
   プの第１出力の補数として夫々とりわけされる請求項１
   ８記載のレジスタ装置。 ２０、前記スイッチング回路のすべてに１個の帰還信号
   が共通に加えられる請求項１８記載のレジスタ装置。 ２１、前記出力フリップフロップは一対の交叉ゲートか
   らなっており、更に共通帰還信号を発生する第２ゲート
   装置が含まれており、この第２ゲート装置は複数の第１
   ＸＯＲゲートと、複数の第２ＸＯＲゲートと、から成り
   、夫々の第１ＸＯＲゲートの一方の入力は交叉ゲートの
   一方の出力に、他方の入力は夫々の前記スイッチング回
   路対の第１出力ＮＡＮＤゲートの出力に接続しており、
   第２ＸＯＲゲートの夫々の一方の入力は上記交叉ゲート
   の他方の出力に、他方の入力は上記スイッチング回路対
   の第２出力ＮＡＮＤゲートの出力に夫々接続しており、
   上記ＸＯＲゲートの出力は上記共通帰還信号を発生する
   ＯＲゲートに加えられる請求項２０記載のレジスタ装置
   。 ２２、前記帰還信号Ｆが予定の状態であるときにのみ前
   記スイッチング回路の夫々が印加された入力信号Ｘの状
   態変化によりその状態を変えるようになっており、そし
   て前記出力信号Ｑ（１）は、＠Ｑ＠を前記出力フリップ
   フロップの出力Ｑ（１）の補数、Ｄ＿ｉと＠Ｄ＠＿ｉが
   前記ＯＲゲート対の夫々のＤおよび＠Ｄ＠入力、Ｌ＿ｉ
   が夫々のスイッチング回路対の共通負荷制御信号、Ｐ＿
   ｓ＿ｉとＰ＿Ｒ＿ｉが上記出力フリップフロップのセッ
   トおよびリセット入力へのＰ＿ｉおよび＠Ｄ＠＿ｉ信号
   の印加を制御するスイッチング回路の内部信号状態とし
   、 Ｓ＿ｉ＝Ｐ＿ｉ＠∧＠Ｌ＿ｉ＠∧＠Ｐ＿ｓ＿ｉ＠∧＠Ｆ
   およびＰ＿ｉ＝＠Ｄ＠＿ｉ＠∧＠Ｌ＿ｉ＠∧＠Ｐ＿Ｒ＿
   ｉ＠∧＠Ｆであるとすると次式で表わされ、 ▲数式、化学式、表等があります▼ そして帰還信号論理式が ▲数式、化学式、表等があります▼ である請求項４記載のレジスタ装置。 ２３、Ｑが前記出力フリップフロップの出力、Ｄ＿ｉと
   ＠Ｄ＠＿ｉが各スイッチング回路対の第１および第２Ｎ
   ＡＮＤゲートのＤおよび＠Ｄ＠入力、Ｌ＿ｉが各スイッ
   チング回路対の共通負荷制御信号、Ｐ＿ｓ＿ｉとＰ＿Ｒ
   ＿ｉが出力フリップフロップのセットおよびリセット入
   力へのＤ＿ｉおよび＠Ｄ＠＿ｉ信号の印加を夫々制御す
   るスイッチング回路の内部信号状態とすると、出力フリ
   ップフロップの出力信号Ｑ（１）が次の論理式により限
   定される請求項１８記載のレジスタ装置。 ▲数式、化学式、表等があります▼ ２４、前記帰還信号Ｆが予定の状態となっているときに
   のみ印加負荷信号の前記予定のスイッチエッジで前記ス
   イッチング回路の夫々が状態を変え、そしてＱが出力フ
   リップフロップの出力信号Ｑ（１）の補数、Ｄ＿ｉと＠
   Ｄ＠＿ｉが前記出力ＮＡＮＤゲート対の夫々のＤおよび
   ＠Ｄ＠入力、Ｌ＿ｉが各スイッチング回路の共通負荷制
   御信号、Ｐ＿ｓ＿ｉとＰ＿Ｒ＿ｉが出力フリップフロッ
   プのセットおよびリセット入力ヘのＤ＿ｉと＠Ｄ＠＿ｉ
   信号の印加を制御するスイッチング回路の内部信号状態
   とし、 Ｓ＿ｉ＝Ｄ＿ｉ＠∧＠Ｌ＿ｉ＠∧＠Ｐ＿ｓ＿ｉ＠∧＠Ｆ
   、Ｒ＿ｉ＝＠Ｐ＠＿ｉ＠∧＠Ｌ＿ｉ＠∧＠Ｐ＿Ｒ＿ｉ＠
   ∧＠Ｆとすると、上記出力信号Ｑ（１）が ▲数式、化学式、表等があります▼ で限定され、そして帰還信号が ▲数式、化学式、表等があります▼ で限定される請求項２３記載のレジスタ装置。 ２５、前記出力フリップフロップをクリア状態とプリセ
   ット状態の内の一方にする装置を更に含む請求項１記載
   のレジスタ装置。