JPH01164930A - 光レジスタメモリアレイ - Google Patents
光レジスタメモリアレイInfo
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- JPH01164930A JPH01164930A JP32345487A JP32345487A JPH01164930A JP H01164930 A JPH01164930 A JP H01164930A JP 32345487 A JP32345487 A JP 32345487A JP 32345487 A JP32345487 A JP 32345487A JP H01164930 A JPH01164930 A JP H01164930A
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- semiconductor laser
- memory array
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- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/40—Arrangement of two or more semiconductor lasers, not provided for in groups H01S5/02 - H01S5/30
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- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/026—Monolithically integrated components, e.g. waveguides, monitoring photo-detectors, drivers
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- Optics & Photonics (AREA)
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、光入力信号を一時的に記憶して光信号の形で
読み出す光レジスタメモリに関するものである。
読み出す光レジスタメモリに関するものである。
第１４図（構成図）に示すように、従来の光レジスタメ
モリＭは、光入力パルスＰｉｎを一定時間だけ記憶し、
光出力パルスＰｏｕｔとして読み出すものである。従来
の一時的な光記憶素子としては。
モリＭは、光入力パルスＰｉｎを一定時間だけ記憶し、
光出力パルスＰｏｕｔとして読み出すものである。従来
の一時的な光記憶素子としては。
例えば、一定長さの光ファイバ線を用い、第１５図（入
出力パルスのタイミングチャート）に示すように、その
光フアイバ線中を光が伝搬する時間（遅延量τｄ）だけ
信号を遅延させることにより情報を記憶させる例が知ら
れている。
出力パルスのタイミングチャート）に示すように、その
光フアイバ線中を光が伝搬する時間（遅延量τｄ）だけ
信号を遅延させることにより情報を記憶させる例が知ら
れている。
また、別の例として半導体レーザーの電極を共振器方向
に２分割することにより、光出力に双安定性を持たせる
ことが提案されている。
に２分割することにより、光出力に双安定性を持たせる
ことが提案されている。
しかしながら、前記前者の方法では、遅延時間を変える
ためには、長さの異なる光ファイバ線を複数本用意する
必要があり、記憶時間を任意にかつ容易に変えることが
困麺である。また、記憶時間を長くするためには、光フ
アイバ線長を極めて長くする必要があり（遅延時間τ＝
１ｍｓｅｃのとき２００ｋｍ）、信号の歪が生じるとと
もに、寸法も極めて大きくなるという問題があった。
ためには、長さの異なる光ファイバ線を複数本用意する
必要があり、記憶時間を任意にかつ容易に変えることが
困麺である。また、記憶時間を長くするためには、光フ
アイバ線長を極めて長くする必要があり（遅延時間τ＝
１ｍｓｅｃのとき２００ｋｍ）、信号の歪が生じるとと
もに、寸法も極めて大きくなるという問題があった。
また、後者の双方安定半導体レーザーでは入力信号光に
対して出力状態を保持記憶する機能を有しているが、任
意の時間に読み出すレジスタメモリ機能が無いという問
題があった。
対して出力状態を保持記憶する機能を有しているが、任
意の時間に読み出すレジスタメモリ機能が無いという問
題があった。
本発明は、前記問題点を解消するためになされたもので
ある。
ある。
本発明の目的は、光レジスタメモリアレイにおいて、書
込み時間、記憶時間、読出し時間を種々の値に制御する
ことができる技術を提供することにある。
込み時間、記憶時間、読出し時間を種々の値に制御する
ことができる技術を提供することにある。
本発明の他の目的は、光レジスタメモリアレイにおいて
、記憶時間の大小に関係なく波形歪の少ない出力光パル
スを得ることができる技術を提供することにある。
、記憶時間の大小に関係なく波形歪の少ない出力光パル
スを得ることができる技術を提供することにある。
本発明の他の目的は、集積化された小型の光レジスタメ
モリアレイを提供することにある。
モリアレイを提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本発明の光レジスタメモリアレイにおいては、双安定半
導体レーザー部の前部あるいは後部又は両方の部分に光
ゲート部が付加された光チャンネルが、複数個基板上に
アレイ状に集積化されて設けられた構造からなることを
最も主要な特徴とするものである。
導体レーザー部の前部あるいは後部又は両方の部分に光
ゲート部が付加された光チャンネルが、複数個基板上に
アレイ状に集積化されて設けられた構造からなることを
最も主要な特徴とするものである。
また、複数個の双安定半導体レーザー部と光ゲート部と
を交互に縦続接続した光チャンネルが、複数個基板上に
アレイ状に集積化されて設けられた構造からなることを
主な特徴とする光レジスタメモリアレイである。
を交互に縦続接続した光チャンネルが、複数個基板上に
アレイ状に集積化されて設けられた構造からなることを
主な特徴とする光レジスタメモリアレイである。
前述の手段によれば、光双安定半導体レーザー部の前後
に光ゲート部を集積し、これらに印加する電圧又は電流
のタイミングパルスの設定により、書込み時間、記憶時
間、読出し時間を所望の値に容易に制御することができ
るとともに、歪の少ない増幅された出力光パルスを得る
ことができる。
に光ゲート部を集積し、これらに印加する電圧又は電流
のタイミングパルスの設定により、書込み時間、記憶時
間、読出し時間を所望の値に容易に制御することができ
るとともに、歪の少ない増幅された出力光パルスを得る
ことができる。
また、光レジスタメモリをモジュール化することにより
、小型にすることができる。これにより、取扱も容易と
なるとともに、他の装置への組み込みも可能となる。
、小型にすることができる。これにより、取扱も容易と
なるとともに、他の装置への組み込みも可能となる。
また、複数個の双安定半導体レーザー部と光ゲート部と
を交互に縦続接続した光チャンネルが、複数個基板上に
アレイ状に集積化されて設けられた構造にしたことによ
り、１フレ一ム周期以上の信号遅延が可能となる。
を交互に縦続接続した光チャンネルが、複数個基板上に
アレイ状に集積化されて設けられた構造にしたことによ
り、１フレ一ム周期以上の信号遅延が可能となる。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための全回において。
同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。
の説明は省略する。
第１図は、本発明の第１の実施例の光レジスタメモリア
レイの概略構成を示す斜視図であり、第２図は、第１図
に示す■−■線で切断した断面図である。
レイの概略構成を示す斜視図であり、第２図は、第１図
に示す■−■線で切断した断面図である。
第１図及び第２図において、Ｇ及びＧ′は光ゲート部、
ＢＬは分布帰還形（Ｄ Ｆ Ｂ形）双安定半導体レーザ
ー部であり、それぞれがカスゲートに接続され、かつ、
アレイ状に基板１１上にモノリシックに集積化されて設
けられた構造となっている。
ＢＬは分布帰還形（Ｄ Ｆ Ｂ形）双安定半導体レーザ
ー部であり、それぞれがカスゲートに接続され、かつ、
アレイ状に基板１１上にモノリシックに集積化されて設
けられた構造となっている。
１２、１２’ 、 １２Ａは光ゲート部の導波層であり
、双安定半導体レーザー部ＢＬの活性層１３と光学的に
接続されている。双安定半導体レーザー部ＢＬは、ＤＦ
Ｂ形の多電極構造であり、周期構造（回折格子）１５が
設けられている。光ゲート部の導波層１２゜１２′及び
活性層１３は埋め込み層１４によって埋め込まれており
、その上にゲート電極ＥＧ、ＥＧ’ と双安定半導体レ
ーザー部ＢＬの前部電極ＥＦ、後部電極ＥＲが付加され
る。基板１１の背面に背面電極ＥＥがつけられ、また、
各電極の電気的分離のために溝１６．１６’ 、 １７
が設けられている。
、双安定半導体レーザー部ＢＬの活性層１３と光学的に
接続されている。双安定半導体レーザー部ＢＬは、ＤＦ
Ｂ形の多電極構造であり、周期構造（回折格子）１５が
設けられている。光ゲート部の導波層１２゜１２′及び
活性層１３は埋め込み層１４によって埋め込まれており
、その上にゲート電極ＥＧ、ＥＧ’ と双安定半導体レ
ーザー部ＢＬの前部電極ＥＦ、後部電極ＥＲが付加され
る。基板１１の背面に背面電極ＥＥがつけられ、また、
各電極の電気的分離のために溝１６．１６’ 、 １７
が設けられている。
光ゲート部Ｇ、Ｇ’は電圧印加により吸収係数を変化さ
せるフランツケルディツシュ効果又は多重量子井戸（Ｍ
Ｑ Ｗ ： Ｍｕｌｔｉ−Ｑｕａｕｔｕｍ Ｗｅｌｌ
）構造における量子閉じ込みシュタルク効果（ＱＣＳＥ
効果： Ｑｕａｎｔｕｍ−Ｃｏｎｆｉｎｅｄ ５ｔａｒ
ｋ Ｅｆｆｅｃｔ）を利用した構成である。なお、ＱＣ
８Ｅ効果を利用した光変調器に関する技術については、
「Ｋ。
せるフランツケルディツシュ効果又は多重量子井戸（Ｍ
Ｑ Ｗ ： Ｍｕｌｔｉ−Ｑｕａｕｔｕｍ Ｗｅｌｌ
）構造における量子閉じ込みシュタルク効果（ＱＣＳＥ
効果： Ｑｕａｎｔｕｍ−Ｃｏｎｆｉｎｅｄ ５ｔａｒ
ｋ Ｅｆｆｅｃｔ）を利用した構成である。なお、ＱＣ
８Ｅ効果を利用した光変調器に関する技術については、
「Ｋ。
Ｗａｋｉｔａ ｅｔ ａｌ、 Ｔｒａｎｓ、 Ｉ Ｅ
ＣＥ Ｊａｐａｎ、 Ｅ７０゜３００ （１９８７）
Ｊに記載されている。
ＣＥ Ｊａｐａｎ、 Ｅ７０゜３００ （１９８７）
Ｊに記載されている。
前記双安定半導体レーザー部ＢＬの光入出力特性を第３
図に示す。第３図において、双安定半導体レーザー部Ｂ
Ｌの２つの電極ＥＦ、ＥＲに流す電流をそれぞれＩ、、
Ｉ２とし、電流工２を適当な値に設定してＩ工の電流を
大きな値Ｈ□に設定する（Ｉ、＝Ｉ、の場合）と、第３
図に示すように光の入力に対し光出力に双安定性を持た
せることができる。即ちあるしきい値以上の光を入力す
るとその光入力を切っても双安定半導体レーザ部ＢＬは
光を出力し続ける。またＩ工の電流を小さくした場合に
は（Ｉ、＝Ｉ、の場合）光入力があっても全く光を出力
しない。
図に示す。第３図において、双安定半導体レーザー部Ｂ
Ｌの２つの電極ＥＦ、ＥＲに流す電流をそれぞれＩ、、
Ｉ２とし、電流工２を適当な値に設定してＩ工の電流を
大きな値Ｈ□に設定する（Ｉ、＝Ｉ、の場合）と、第３
図に示すように光の入力に対し光出力に双安定性を持た
せることができる。即ちあるしきい値以上の光を入力す
るとその光入力を切っても双安定半導体レーザ部ＢＬは
光を出力し続ける。またＩ工の電流を小さくした場合に
は（Ｉ、＝Ｉ、の場合）光入力があっても全く光を出力
しない。
次に、本実施例における光レジスタメモリアレイのメモ
リ動作について説明する。
リ動作について説明する。
第４図は、第１図及び第２図に示す光レジスタメモリア
レイのメモリ動作における光ゲート部Ｇ。
レイのメモリ動作における光ゲート部Ｇ。
Ｇ′への印加電圧Ｖ工、ｖ２、双安定半導体レーザー部
ＢＬへの注入電流１１． Ｉ２のタイミングを示す図で
ある。なお、双安定半導体レーザー部ＢＬの特性は第３
図のように設定されている。
ＢＬへの注入電流１１． Ｉ２のタイミングを示す図で
ある。なお、双安定半導体レーザー部ＢＬの特性は第３
図のように設定されている。
第１図及び第２図において、まず、電流１１を下げ、双
安定半導体レーザーをリセット状態にしたのち、信号光
Ｐｉが入射する。光ゲート部Ｇには通常逆バイアス電圧
ｖｉが印加され光をシャットしているが、メモリ書込み
のタイミングに応じて電圧をオフすると、その間だけ光
が透過し信号光は双安定半導体レーザー部ＢＬに入射す
る。双安定半導体レーザー部ＢＬは、第３図のような動
作モードに設定されているので、光ゲート部Ｇが閉じて
も電流工、かりセットされるまで発振光Ｐｍを発振し続
ける。次に、双安定半導体レーザー部ＢＬをリセットす
るまでの間に光ゲート部Ｇ′の印加電圧ｖ２をオフすれ
ば、その間だけメモリ状態を光信号として読出すことが
できる。
安定半導体レーザーをリセット状態にしたのち、信号光
Ｐｉが入射する。光ゲート部Ｇには通常逆バイアス電圧
ｖｉが印加され光をシャットしているが、メモリ書込み
のタイミングに応じて電圧をオフすると、その間だけ光
が透過し信号光は双安定半導体レーザー部ＢＬに入射す
る。双安定半導体レーザー部ＢＬは、第３図のような動
作モードに設定されているので、光ゲート部Ｇが閉じて
も電流工、かりセットされるまで発振光Ｐｍを発振し続
ける。次に、双安定半導体レーザー部ＢＬをリセットす
るまでの間に光ゲート部Ｇ′の印加電圧ｖ２をオフすれ
ば、その間だけメモリ状態を光信号として読出すことが
できる。
すなわち、この第１の実施例の構成では、印加電圧Ｖ工
が書込み制御パルス、電流■□がリセットパルス、印加
電圧ｖ２が読み出し制御パルスとして動作する。この場
合には印加電圧■、がオフされている時間のみ光入力を
受は付けるので、書込まれた後に再度入力があっても記
憶の状態は変化しない。なお、この構成においては、第
１図のごとく光レジスタメモリがアレイ化されており、
それぞれの光レジスタメモリのアレイに並列に信号光を
入出力させ、かつ制御パルスを独立に加えることにより
、複数ビット並列メモリとして動作させることができる
。
が書込み制御パルス、電流■□がリセットパルス、印加
電圧ｖ２が読み出し制御パルスとして動作する。この場
合には印加電圧■、がオフされている時間のみ光入力を
受は付けるので、書込まれた後に再度入力があっても記
憶の状態は変化しない。なお、この構成においては、第
１図のごとく光レジスタメモリがアレイ化されており、
それぞれの光レジスタメモリのアレイに並列に信号光を
入出力させ、かつ制御パルスを独立に加えることにより
、複数ビット並列メモリとして動作させることができる
。
第５図は、本発明の第２の実施例の光レジスタメモリア
レイの概略構成を示す断面図である。
レイの概略構成を示す断面図である。
第２の実施例の光レジスタメモリアレイは、第１図及び
第２図に示す第１の実施例の構成にもう一段双安定半導
体レーザと光ゲート部を付加したものである。
第２図に示す第１の実施例の構成にもう一段双安定半導
体レーザと光ゲート部を付加したものである。
第５図において、前記第１の実施例の各部に該当する付
加した部分にはそれぞれの符号にダッシュ（′）あるい
はツーダッシュ（′）を付けである。
加した部分にはそれぞれの符号にダッシュ（′）あるい
はツーダッシュ（′）を付けである。
そして、この第２の実施例の構成においては、第６図に
示すようなタイミング制御により、第１の実施例と同様
の動作をして１フレ一ム周期以上の信号遅延が可能とな
る。
示すようなタイミング制御により、第１の実施例と同様
の動作をして１フレ一ム周期以上の信号遅延が可能とな
る。
次に、前記第１及び第２の実施例の光レジスタメモリ部
の具体的な構成を第７図に示す。
の具体的な構成を第７図に示す。
第７図において、例えばゴ・ＩｎＰからなる基板１１上
に、例えばＩｎＧａＡｓからなる活性層１３が設けられ
、その上にＩｎＧａＡｓからなる光ゲート部の導波層１
２Ａが設けられ、その上に周期構造１５が構成され、前
記光ゲート部の導波層１２Ａと例えばＩｎＧａＡｓＰ光
ゲート部の導波層１２．１２’光学的に接続されてＭＱ
Ｗ構造の光ゲート部Ｇ、Ｇ’及び双安定半導体レーザー
部ＢＬが構成される。そして、光ゲート部Ｇ、Ｇ’及び
双安定半導体レーザー部ＢＬの上に例えばｐ・■ｎＰ、
ｐ・■ｎＧａＡｓＰＭからなる埋め込み層１４が構成さ
れる。この埋め込み層１４には、各素子を電気的に分離
するために、光ゲート部Ｇ、Ｇ’部と双安定半導体レー
ザー部ＢＬの間には溝１６．１６’が堀られ、双安定半
導体レーザー部ＢＬの２つの電極ＥＦ、ＥＲの間には溝
１７が堀られ、その上に例えばＳｉＮ膜等からなる保護
膜１８がコートされている。
に、例えばＩｎＧａＡｓからなる活性層１３が設けられ
、その上にＩｎＧａＡｓからなる光ゲート部の導波層１
２Ａが設けられ、その上に周期構造１５が構成され、前
記光ゲート部の導波層１２Ａと例えばＩｎＧａＡｓＰ光
ゲート部の導波層１２．１２’光学的に接続されてＭＱ
Ｗ構造の光ゲート部Ｇ、Ｇ’及び双安定半導体レーザー
部ＢＬが構成される。そして、光ゲート部Ｇ、Ｇ’及び
双安定半導体レーザー部ＢＬの上に例えばｐ・■ｎＰ、
ｐ・■ｎＧａＡｓＰＭからなる埋め込み層１４が構成さ
れる。この埋め込み層１４には、各素子を電気的に分離
するために、光ゲート部Ｇ、Ｇ’部と双安定半導体レー
ザー部ＢＬの間には溝１６．１６’が堀られ、双安定半
導体レーザー部ＢＬの２つの電極ＥＦ、ＥＲの間には溝
１７が堀られ、その上に例えばＳｉＮ膜等からなる保護
膜１８がコートされている。
前記光ゲート部Ｇ、Ｇ’ と双安定半導体レーザー部Ｂ
Ｌの各素子の上には、例えばＣｒ／Ａｕからなる電極層
ＥＧ、ＥＦ、ＥＲ，ＥＧ’が設けられる。また、基板１
１の下部（裏面）に例えばＣｒ／Ａｕからなる背面電極
ＥＥが設けられている。
Ｌの各素子の上には、例えばＣｒ／Ａｕからなる電極層
ＥＧ、ＥＦ、ＥＲ，ＥＧ’が設けられる。また、基板１
１の下部（裏面）に例えばＣｒ／Ａｕからなる背面電極
ＥＥが設けられている。
そして、光ゲート部Ｇ、Ｇ’は、ＭＱＷ構造で逆バイア
ス電圧を印加することによるＱＣ８Ｅ効果を利用して光
をシャットする。双安定半導体レーザー部ＢＬは、例え
ば、ＩｎＧａＡｓＰからなる活性層１３のＤＦＢ形とな
っており、順バイアス電流を印加する。
ス電圧を印加することによるＱＣ８Ｅ効果を利用して光
をシャットする。双安定半導体レーザー部ＢＬは、例え
ば、ＩｎＧａＡｓＰからなる活性層１３のＤＦＢ形とな
っており、順バイアス電流を印加する。
次に、第７図に示す光レジスタメモリ部の製造方法を第
８図〜第１３図（各製造工提における断面図）を用いて
簡単に説明する。
８図〜第１３図（各製造工提における断面図）を用いて
簡単に説明する。
まず、第８図に示すｎｏ・ＩｎＰ半導体基板１１上に、
第９図に示すように双安定半導体レーザー部ＢＬのエビ
タル層として例えばＩｎＧａＡｓからなる約１μｍ厚の
活性層１３及びＩｎＧａＡｓＰからなる約１μｍ厚の導
波層１２ＡをハイドライドＶＰＥ法で成長させる。次に
、導波層１２Ａの双安定半導体レーザー部ＢＬのみの上
に例えばｓ ｉｏｍ等の絶縁膜２０を形成し、第１０図
に示すように光ゲート部のみを基板１１の面までドライ
エツチングしてマスクを形成する。次に、第１１図に示
すようにＭＯＣＶＤ法により、ｐ・ＩｎＰ／ｐＩｎＧａ
ＡｓＰ層からなるＭＱＷ構造層（光ゲート部の導波ＷＪ
１２゜１２’ ） ２１を成長させた後、絶縁膜２０を
除去する。
第９図に示すように双安定半導体レーザー部ＢＬのエビ
タル層として例えばＩｎＧａＡｓからなる約１μｍ厚の
活性層１３及びＩｎＧａＡｓＰからなる約１μｍ厚の導
波層１２ＡをハイドライドＶＰＥ法で成長させる。次に
、導波層１２Ａの双安定半導体レーザー部ＢＬのみの上
に例えばｓ ｉｏｍ等の絶縁膜２０を形成し、第１０図
に示すように光ゲート部のみを基板１１の面までドライ
エツチングしてマスクを形成する。次に、第１１図に示
すようにＭＯＣＶＤ法により、ｐ・ＩｎＰ／ｐＩｎＧａ
ＡｓＰ層からなるＭＱＷ構造層（光ゲート部の導波ＷＪ
１２゜１２’ ） ２１を成長させた後、絶縁膜２０を
除去する。
次に、第１２図に示すように、双安定半導体レーザー部
ＢＬに周期構造（回折格子）１５を形成する。
ＢＬに周期構造（回折格子）１５を形成する。
次に、第１３図に示すようにｐＩｎＰクラッド層２２及
びｐ ・ＩｎＧａＡｓＰ層２３（埋め込み層１４）をＶ
ＰＥ法により成長させる。次に、第７図に示すように溝
１６．１６’ 、 １７をエツチングにより形成して素
子を分離し、その上にＳｉＮ膜等からなる保護膜１８が
コートされ、Ｃｒ／Ａｕからなる電極層ＥＧ。
びｐ ・ＩｎＧａＡｓＰ層２３（埋め込み層１４）をＶ
ＰＥ法により成長させる。次に、第７図に示すように溝
１６．１６’ 、 １７をエツチングにより形成して素
子を分離し、その上にＳｉＮ膜等からなる保護膜１８が
コートされ、Ｃｒ／Ａｕからなる電極層ＥＧ。
ＥＧ’ 、ＥＦ、ＥＲ，ＥＥを積層形成して光レジスタ
メモリが完成する。
メモリが完成する。
なお、前記の実施例においては、双安定半導体レーザー
部ＢＬの前後に光ゲート部Ｇ、Ｇ’部を付加した構造を
説明したが、書込みあるいは読出しのタイミングのいず
れかのみの制御だけで良い場合には、双安定半導体レー
ザー部の前後のどちらかのみに光ゲート部を付加すれば
よい。
部ＢＬの前後に光ゲート部Ｇ、Ｇ’部を付加した構造を
説明したが、書込みあるいは読出しのタイミングのいず
れかのみの制御だけで良い場合には、双安定半導体レー
ザー部の前後のどちらかのみに光ゲート部を付加すれば
よい。
また、高速の光信号処理装置等に使用することができる
。
。
以上、本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
以上説明したように、本発明によれば、光レジスタメモ
リアレイにおいて、光双安定半導体レーザー部の前後に
光ゲート部を集積し、これらに印加する電圧又は電流の
タイミングパルスの設定により、書込み時間、記憶時間
、読出し時間を所望の値に容易に制御することができる
とともに、歪の少ない増幅された出力光パルスを得るこ
とができる。
リアレイにおいて、光双安定半導体レーザー部の前後に
光ゲート部を集積し、これらに印加する電圧又は電流の
タイミングパルスの設定により、書込み時間、記憶時間
、読出し時間を所望の値に容易に制御することができる
とともに、歪の少ない増幅された出力光パルスを得るこ
とができる。
また、光レジスタメモリをモジュール化することにより
、小型にすることができる。これにより、取扱も容易と
なるとともに、他の装置への組み込みも可能となる。
、小型にすることができる。これにより、取扱も容易と
なるとともに、他の装置への組み込みも可能となる。
また、複数個の双安定半導体レーザー部と光ゲート部と
を交互に縦続接続した光チャンネルが、複数個基板上に
アレイ状に集積化された構造したことにより、１フレ一
ム周期以上の信号遅延が可能となる。
を交互に縦続接続した光チャンネルが、複数個基板上に
アレイ状に集積化された構造したことにより、１フレ一
ム周期以上の信号遅延が可能となる。
第１図は、本発明の第１の実施例の光レジスタメモリア
レイの概略構成を示す斜視図、第２図は、第１図に示す
■−■線で切断した断面図、 第３図は、第１図の光レジスタメモリアレイの構成要件
となる双安定半導体レーザー部の光入出力特性を示す特
性図、 第４図は、第１図の光レジスタメモリアレイの制御タイ
ミングを示す図、 第５図は、本発明の第２の実施例の光レジスタメモリア
レイの概略構成を示す断面図、第６図は、第５図の光レ
ジスタメモリアレイの制御タイミングを示す図、 第７図は、本発明の光レジスタメモリ部の具体的な構成
を示す断面図、 第８図〜第１３図は、第７図に示す光レジスタメモリ部
の製造方法を説明するための各製造工程における断面図
、 第１４図及び第１５図は、従来の光レジスタメモリの問
題点を説明するための図である。 図中、Ｇ、Ｇ’ 、Ｇ’・・・光ゲート部、ＢＬ、ＢＬ
′・・・双安定半導体レーザー部、ＥＥ、ＥＦ、ＥＦ’
、ＥＲ，ＥＲ’、ＥＧ、ＥＧ’、ＥＧ’・・・電極、
１１・・・基板、１２．１２’ 、 １２’・・・光ゲ
ート部の導波層、１３、１３’・・・双安定半導体レー
ザ部の活性層、１５゜１５′・・・双安定半導体部レー
ザーの周期構造、１４・・・埋込み層、１６．１６ ’
、 １７・・・溝、１８・・・保護膜、Ｖよ・・・前
部光ゲート部への印加電圧、ｖ２・・・後部光ゲート部
への印加電圧、工□ｌ Ｉ２・；・双安定半導体レーザ
ーへの印加電流である。
レイの概略構成を示す斜視図、第２図は、第１図に示す
■−■線で切断した断面図、 第３図は、第１図の光レジスタメモリアレイの構成要件
となる双安定半導体レーザー部の光入出力特性を示す特
性図、 第４図は、第１図の光レジスタメモリアレイの制御タイ
ミングを示す図、 第５図は、本発明の第２の実施例の光レジスタメモリア
レイの概略構成を示す断面図、第６図は、第５図の光レ
ジスタメモリアレイの制御タイミングを示す図、 第７図は、本発明の光レジスタメモリ部の具体的な構成
を示す断面図、 第８図〜第１３図は、第７図に示す光レジスタメモリ部
の製造方法を説明するための各製造工程における断面図
、 第１４図及び第１５図は、従来の光レジスタメモリの問
題点を説明するための図である。 図中、Ｇ、Ｇ’ 、Ｇ’・・・光ゲート部、ＢＬ、ＢＬ
′・・・双安定半導体レーザー部、ＥＥ、ＥＦ、ＥＦ’
、ＥＲ，ＥＲ’、ＥＧ、ＥＧ’、ＥＧ’・・・電極、
１１・・・基板、１２．１２’ 、 １２’・・・光ゲ
ート部の導波層、１３、１３’・・・双安定半導体レー
ザ部の活性層、１５゜１５′・・・双安定半導体部レー
ザーの周期構造、１４・・・埋込み層、１６．１６ ’
、 １７・・・溝、１８・・・保護膜、Ｖよ・・・前
部光ゲート部への印加電圧、ｖ２・・・後部光ゲート部
への印加電圧、工□ｌ Ｉ２・；・双安定半導体レーザ
ーへの印加電流である。
Claims (5)
- （１）双安定半導体レーザー部の前部あるいは後部又は
両方の部分に光ゲート部が付加された光チャンネルが、
複数個基板上にアレイ状に集積化され設けられた構造か
らなることを特徴とする光レジスタメモリアレイ。 - （２）前記双安定半導体レーザーが多電極の分布帰還形
であることを特徴とする特許請求の範囲第１項に記載の
光レジスタメモリアレイ。 - （３）前記光ゲート部がフランツケルディッシュ効果を
利用した電界吸収形であることを特徴とする特許請求の
範囲第１項又は第２項に記載の光レジスタメモリアレイ
。 - （４）前記光ゲート部が多重量子井戸（ＭＱＷ）構造か
らなり、量子閉じ込めシュタルク（ＱＣＳＥ）効果を利
用した電界吸収形であることを特徴とする特許請求の範
囲第１項又は第２項に記載の光レジスタメモリアレイ。 - （５）複数個の双安定半導体レーザー部と光ゲート部と
を交互に縦続接続した光チャンネルが、複数個基板上に
アレイ状に集積化されて設けられた構造からなることを
特徴とする光レジスタメモリアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32345487A JPH01164930A (ja) | 1987-12-21 | 1987-12-21 | 光レジスタメモリアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32345487A JPH01164930A (ja) | 1987-12-21 | 1987-12-21 | 光レジスタメモリアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01164930A true JPH01164930A (ja) | 1989-06-29 |
Family
ID=18154852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32345487A Pending JPH01164930A (ja) | 1987-12-21 | 1987-12-21 | 光レジスタメモリアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01164930A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003077259A1 (fr) * | 2002-03-12 | 2003-09-18 | Japan Science And Technology Agency | Procede relatif a une memoire optique a vitesse tres elevee et appareil mettant en oeuvre un laser semi-conducteur bistable |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57158832A (en) * | 1981-03-27 | 1982-09-30 | Mitsubishi Electric Corp | Image memory device |
| JPS61220491A (ja) * | 1985-03-27 | 1986-09-30 | Nec Corp | 光双安定集積素子 |
| JPS623231A (ja) * | 1985-06-28 | 1987-01-09 | Nec Corp | 光信号シフト回路 |
-
1987
- 1987-12-21 JP JP32345487A patent/JPH01164930A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57158832A (en) * | 1981-03-27 | 1982-09-30 | Mitsubishi Electric Corp | Image memory device |
| JPS61220491A (ja) * | 1985-03-27 | 1986-09-30 | Nec Corp | 光双安定集積素子 |
| JPS623231A (ja) * | 1985-06-28 | 1987-01-09 | Nec Corp | 光信号シフト回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003077259A1 (fr) * | 2002-03-12 | 2003-09-18 | Japan Science And Technology Agency | Procede relatif a une memoire optique a vitesse tres elevee et appareil mettant en oeuvre un laser semi-conducteur bistable |
| JP2003337355A (ja) * | 2002-03-12 | 2003-11-28 | Japan Science & Technology Corp | 双安定半導体レーザを用いた超高速光メモリー方法及びその装置 |
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