JPH01165979A - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JPH01165979A JPH01165979A JP62323906A JP32390687A JPH01165979A JP H01165979 A JPH01165979 A JP H01165979A JP 62323906 A JP62323906 A JP 62323906A JP 32390687 A JP32390687 A JP 32390687A JP H01165979 A JPH01165979 A JP H01165979A
- Authority
- JP
- Japan
- Prior art keywords
- test
- output
- signal
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体集積回路技術さらには論理ＬＳＩの
テスティンク技術に関し、例えば論理ＬＳＩのデス１〜
信号の出力方式に適用して特に有効な技術に関する。
テスティンク技術に関し、例えば論理ＬＳＩのデス１〜
信号の出力方式に適用して特に有効な技術に関する。
［従来の技術］
論理ＬＳＩのテストには、ある一定以上のレベルの信号
が入力されたときに入力回路がそれを正しくハイレベル
と判定するか否かを調べる試験や逆にある一定以下のレ
ベルの信号が入力されたとき入力回路がそれを正しくロ
ウレベルと判定するかが否か調へる試験がある。また、
ＬＳＩの動作速度を測定するため、テスト専用のリング
オシレータを内蔵させ、その発振信号を外部へ出力する
ようにしたものもある。
が入力されたときに入力回路がそれを正しくハイレベル
と判定するか否かを調べる試験や逆にある一定以下のレ
ベルの信号が入力されたとき入力回路がそれを正しくロ
ウレベルと判定するかが否か調へる試験がある。また、
ＬＳＩの動作速度を測定するため、テスト専用のリング
オシレータを内蔵させ、その発振信号を外部へ出力する
ようにしたものもある。
上記のようにＬＳＩの信頼性を向上させるためのテスト
方式が多様化するに従って、テスト結果を示す信号や外
部で観測するための信号を出力するだめのピンか必要と
なる。
方式が多様化するに従って、テスト結果を示す信号や外
部で観測するための信号を出力するだめのピンか必要と
なる。
［発明が解決しようとする問題点］
従来、デス１〜用の信号を入力するための入力ピンをＬ
Ｓ Ｉ本来の入出力ピンと兼用するようにしたものは
提案されていたが、出力に関してはそのような提案はな
く、テスト専用の出力ピンを設けてテスト結果や外部で
＆１測すべき信号を出力させるようにしていた。そのた
め、テスト専用回路の増加に伴ってテスト用出力ピンの
数も増加する。
Ｓ Ｉ本来の入出力ピンと兼用するようにしたものは
提案されていたが、出力に関してはそのような提案はな
く、テスト専用の出力ピンを設けてテスト結果や外部で
＆１測すべき信号を出力させるようにしていた。そのた
め、テスト専用回路の増加に伴ってテスト用出力ピンの
数も増加する。
しかし、チップの大きさや、使用するパッケージにより
外部ピンの数は限られており、テストに使うピン数が増
える分だけ、通常信号の入出力に使用できるピン数は少
なくなる。
外部ピンの数は限られており、テストに使うピン数が増
える分だけ、通常信号の入出力に使用できるピン数は少
なくなる。
本発明の目的は、テスト専用回路により論理Ｌ、８丁の
テストを正確かつ効率的に行ない、しかもテスト専用ピ
ンの数を極力少なくすることにある。
テストを正確かつ効率的に行ない、しかもテスト専用ピ
ンの数を極力少なくすることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［問題点を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、デス１−専用回路の出力信号を出力させよう
とするピンに、入力バッファとトライステート型出力バ
ッファとからなる双方向バッファを接続し、デス１〜専
用回路の出力信号とモー１〜制御信号もしくは通常論理
の入力信号とで一つのピンを共用させるようにするもの
である。
とするピンに、入力バッファとトライステート型出力バ
ッファとからなる双方向バッファを接続し、デス１〜専
用回路の出力信号とモー１〜制御信号もしくは通常論理
の入力信号とで一つのピンを共用させるようにするもの
である。
「作用コ
上記した手段によれば、双方向バッファを外部もしくは
テストモード制御回路からの制御信号によって制御して
、テスト専用回路の出力時にのみ双方向バッファを出力
状態とし、その他の場合には入カモ−１へとすることに
より、入力と出力との競合を回避しつつテスＩ・専用回
路からの出力を可能にしてテスト専用ピンの数の増加を
抑えるという上記目的を達成することができる。
テストモード制御回路からの制御信号によって制御して
、テスト専用回路の出力時にのみ双方向バッファを出力
状態とし、その他の場合には入カモ−１へとすることに
より、入力と出力との競合を回避しつつテスＩ・専用回
路からの出力を可能にしてテスト専用ピンの数の増加を
抑えるという上記目的を達成することができる。
［実施例］
第１図には、本発明を適用した論理ＬＳＩのテスト回路
一実施例が示されている。
一実施例が示されている。
同図において、１．ａ、ｌｂ、ｌｃはデス１−回路制御
ピンで、これらの３つの制御ピン１８〜１ｃのうち、ピ
ン１ａと１ｂはナス１〜モード制御信号Ｃ，，Ｃ２の入
力専用ピンであり、ピン１Ｇはテストモード制御信号Ｃ
３の入力端子とテス１へ専用回路の出力信号の出力端子
を兼用している。そこで、ピン１ａと１ｂには入カバソ
ファ２ａと２ｂが、またピン］Ｃには入カバソファ２ｃ
と１−ライステート型出力バッファ３とからなる双方向
バッファが接続されている。ピン１ａ〜１ｃに印加され
たテストモード制御信号０１〜Ｃ３は、上記入カバソフ
ァ２８〜２ｃを介してデス１〜モー１〜制御回路４に供
給されており、ナス１〜モード制御信号Ｃ□〜Ｃ３のレ
ベルに応じて動作モードを決定し、Ｔ、 ＳＩ内の入出
力回路（図示省略）やテスト専用回路５に対する制御信
号Ｓ□、Ｓ２．・・・・Ｓｎを形成して、対応する回路
に供給する。
ピンで、これらの３つの制御ピン１８〜１ｃのうち、ピ
ン１ａと１ｂはナス１〜モード制御信号Ｃ，，Ｃ２の入
力専用ピンであり、ピン１Ｇはテストモード制御信号Ｃ
３の入力端子とテス１へ専用回路の出力信号の出力端子
を兼用している。そこで、ピン１ａと１ｂには入カバソ
ファ２ａと２ｂが、またピン］Ｃには入カバソファ２ｃ
と１−ライステート型出力バッファ３とからなる双方向
バッファが接続されている。ピン１ａ〜１ｃに印加され
たテストモード制御信号０１〜Ｃ３は、上記入カバソフ
ァ２８〜２ｃを介してデス１〜モー１〜制御回路４に供
給されており、ナス１〜モード制御信号Ｃ□〜Ｃ３のレ
ベルに応じて動作モードを決定し、Ｔ、 ＳＩ内の入出
力回路（図示省略）やテスト専用回路５に対する制御信
号Ｓ□、Ｓ２．・・・・Ｓｎを形成して、対応する回路
に供給する。
ＬＳＩの動作モードとしては、通常モー１−の他に、各
種のナス１−モートかあり、デス１〜モーＩ〜としては
、テスト専用回路の動作モー１く、全高カビンを同時に
ハイ出力として出力ハイレベルの電位（Ｖｏｏ）を測定
するモー１〜、全出力ピンを同時にロウ出力として出力
ロウレベルの電位（Ｖｏｗ−）を測定するモード、全出
力ピンを同時にハイインピーダンスとしてリーク電流を
測定するモード等がある。
種のナス１−モートかあり、デス１〜モーＩ〜としては
、テスト専用回路の動作モー１く、全高カビンを同時に
ハイ出力として出力ハイレベルの電位（Ｖｏｏ）を測定
するモー１〜、全出力ピンを同時にロウ出力として出力
ロウレベルの電位（Ｖｏｗ−）を測定するモード、全出
力ピンを同時にハイインピーダンスとしてリーク電流を
測定するモード等がある。
上記デス１−専用回路５としては、例えばＬ Ｓ Ｉの
動作速度を測定するための発振信号を出力するリングオ
シレータや入力信号のハイレベルＶｊ。
動作速度を測定するための発振信号を出力するリングオ
シレータや入力信号のハイレベルＶｊ。
と入力信号のロウレベルＶｉしを測定する回路等がある
。
。
上記実施例のテスト回路においては、双方向バッファの
接続されたテスＩ・制御ピンＩＣを除くピンｌａ、ｌｂ
に入力されたテスト制御信号Ｃ１１Ｃ７が特定の入カバ
ターン（例えばＣ□： Ｈ］、 ｇ ｈ 。
接続されたテスＩ・制御ピンＩＣを除くピンｌａ、ｌｂ
に入力されたテスト制御信号Ｃ１１Ｃ７が特定の入カバ
ターン（例えばＣ□： Ｈ］、 ｇ ｈ 。
（：、２： Ｌ ｏ ｗ）にされると、デス１〜専用回
路の動作モードとなり、例えばリングオシレータを発振
させるための信号がデス１−モード制御回路４からテス
ト専用回路５に対して供給される。これとともに、デス
１〜モーｌく制御回路４から出力バツファ３に供給され
るイネ−フル信号ＥＮがへロウレベルにされる。すると
、リンクオシレータが発振して、その発振波形がピン１
ｃより外部へ出力される。それ以外の場合（Ｃ，：Ｈｉ
ｇｈかつＣ２：Ｔ−。
路の動作モードとなり、例えばリングオシレータを発振
させるための信号がデス１−モード制御回路４からテス
ト専用回路５に対して供給される。これとともに、デス
１〜モーｌく制御回路４から出力バツファ３に供給され
るイネ−フル信号ＥＮがへロウレベルにされる。すると
、リンクオシレータが発振して、その発振波形がピン１
ｃより外部へ出力される。それ以外の場合（Ｃ，：Ｈｉ
ｇｈかつＣ２：Ｔ−。
０ｗ以外の場合）には、ナス１−モー１へ制御回路から
出力されるイネ−フル信号ＥＮはハイレベルとなって、
双方向バッファは入カモ−１くとなり、ピン］ａ〜１ｃ
から入力される信号Ｃ１〜Ｃ３によってチップの動作モ
ー１くが決定される。
出力されるイネ−フル信号ＥＮはハイレベルとなって、
双方向バッファは入カモ−１くとなり、ピン］ａ〜１ｃ
から入力される信号Ｃ１〜Ｃ３によってチップの動作モ
ー１くが決定される。
ピン」Ｃから出力される信号は、必ずしもリングオシレ
ータの発振信号でなくてもよく、他のデス１〜専用回路
の出力でもよい。また２つ以」二のテスト専用回路を設
け、それらの出力を、セレクタを通して選択的に入出力
兼用のピン」Ｃより出力させるようにしてもよい。
ータの発振信号でなくてもよく、他のデス１〜専用回路
の出力でもよい。また２つ以」二のテスト専用回路を設
け、それらの出力を、セレクタを通して選択的に入出力
兼用のピン」Ｃより出力させるようにしてもよい。
なお、」−記実施例ては、ナス１−モード制御回路４か
ら供給されるイネーブル信号ｒ玉によって出力バッファ
３を制御しているが、第２図に示すように双方向バッフ
ァの接続されたピン１ｃ以外のナス１−制御ピン１ｂに
入力された制御信叶によって出力ハノファ３を直接制御
するようにしてもよい。
ら供給されるイネーブル信号ｒ玉によって出力バッファ
３を制御しているが、第２図に示すように双方向バッフ
ァの接続されたピン１ｃ以外のナス１−制御ピン１ｂに
入力された制御信叶によって出力ハノファ３を直接制御
するようにしてもよい。
また、入出力兼用のピン１ｃから入力される信号は、テ
スト制御信号に限定されず、第２図に示すように通常動
作モードで内部回路に入力される信号であってもよい。
スト制御信号に限定されず、第２図に示すように通常動
作モードで内部回路に入力される信号であってもよい。
すなわち、通常論理動作に使用される入力ピンと、デス
１〜専用回路の出力ピンとを共用するようにしてもよい
。
１〜専用回路の出力ピンとを共用するようにしてもよい
。
さらに、上記実施例では、テスト制御信号として３つの
信号Ｃ□＋ Ｃ２１Ｃ３を入力するようにしているが、
デス１−制御信号の数は３本に限定されず、何本であっ
てもよい。また、テスト専用回路の出力信号と他の入力
信号と兼用するピンの数も、実施例のごとく１つに限定
されるものでなく、２つ以上設けるようにしてもよい。
信号Ｃ□＋ Ｃ２１Ｃ３を入力するようにしているが、
デス１−制御信号の数は３本に限定されず、何本であっ
てもよい。また、テスト専用回路の出力信号と他の入力
信号と兼用するピンの数も、実施例のごとく１つに限定
されるものでなく、２つ以上設けるようにしてもよい。
以上説明したように」１記実施例は、デス１〜専用回路
の出力信号を出力させようとするピンに、入カバノファ
と１〜ライスチー１〜型出力バツフアとからなる双方向
バッファを接続し、デス１〜専用回路の出力信号とモー
ド制御信号もしくは通常論理の人力信号とて一つのピン
を共用させるようにしたので、双方向バッファを外部も
しくはテストモー）−制御回路からの制御信号によって
制御して、テスト専用回路の出力時にのみ双方向バッフ
ァを出力状態とし、その他の場合には入力モードとする
ことができるという作用により、入力と出力との競合を
回避しつつデス１〜専用回路からの出力が可能になり、
これによってデス１〜専用ピンの数の増加を抑えること
ができるという効果がある。
の出力信号を出力させようとするピンに、入カバノファ
と１〜ライスチー１〜型出力バツフアとからなる双方向
バッファを接続し、デス１〜専用回路の出力信号とモー
ド制御信号もしくは通常論理の人力信号とて一つのピン
を共用させるようにしたので、双方向バッファを外部も
しくはテストモー）−制御回路からの制御信号によって
制御して、テスト専用回路の出力時にのみ双方向バッフ
ァを出力状態とし、その他の場合には入力モードとする
ことができるという作用により、入力と出力との競合を
回避しつつデス１〜専用回路からの出力が可能になり、
これによってデス１〜専用ピンの数の増加を抑えること
ができるという効果がある。
以」−本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は」１記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば上記実施例で
は、入出力兼用のピンに入カバソファと出力バッファが
１つずつ接続されているが、複数の１〜ライステート型
出力バノファと入カバソファを接続して、それらをテス
トモード制御回路からの制御信号によって一つだけ駆動
するように制御してもよい。また、実施例におけるピン
は、ＬＳＩのパッケージに設けられる外部端子のみなら
ずチップ」二に設けられ、外部ピンに接続されないよう
なパラＩくであってもよい。
具体的に説明したが、本発明は」１記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば上記実施例で
は、入出力兼用のピンに入カバソファと出力バッファが
１つずつ接続されているが、複数の１〜ライステート型
出力バノファと入カバソファを接続して、それらをテス
トモード制御回路からの制御信号によって一つだけ駆動
するように制御してもよい。また、実施例におけるピン
は、ＬＳＩのパッケージに設けられる外部端子のみなら
ずチップ」二に設けられ、外部ピンに接続されないよう
なパラＩくであってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である論理ＬＳＩに内蔵さ
れるテスト回路に適用した場合について説明したが、こ
の発明はそれに限定されるものでなく、２以」二の動作
モートを有する論理［、ＳＩ一般に利用することができ
る。
をその背景となった利用分野である論理ＬＳＩに内蔵さ
れるテスト回路に適用した場合について説明したが、こ
の発明はそれに限定されるものでなく、２以」二の動作
モートを有する論理［、ＳＩ一般に利用することができ
る。
［発明の効果コ
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、テスト回路を内蔵した論理ＬＳＩにおいて、
テスＩ・専用回路により論理ＬＳＩのテストを正確かつ
効率的に行ない、しかもテスト専用ピンの数を極力少な
くすることができる。
テスＩ・専用回路により論理ＬＳＩのテストを正確かつ
効率的に行ない、しかもテスト専用ピンの数を極力少な
くすることができる。
第１図は、本発明に係る論理ＬＳＩのテスト回路の一実
施例を示すブロック図、 第２図は、同しくテスト回路の他の実施例を示すブロッ
ク図である。 １８〜１ｃ・・・・テスト制御ピン、２・・・・入力バ
ッファ、３・・・・出力ハッファ、４・・・・テストモ
ード制御回路、５・・・・テスト専用回路。
施例を示すブロック図、 第２図は、同しくテスト回路の他の実施例を示すブロッ
ク図である。 １８〜１ｃ・・・・テスト制御ピン、２・・・・入力バ
ッファ、３・・・・出力ハッファ、４・・・・テストモ
ード制御回路、５・・・・テスト専用回路。
Claims (1)
- 【特許請求の範囲】 １、テスト専用回路の出力信号を出力するための外部端
子に、双方向バッファを接続して、テスト専用回路の出
力信号の出力端子と他の入力信号入力の端子を共用させ
てなることを特徴とする論理集積回路。 ２、テストモード制御回路を備え、上記双方向バッファ
は、テストモード制御回路からの制御信号によって制御
されることを特徴とする特許請求の範囲第１項記載の論
理集積回路。 ３、テストモード制御回路を備え、上記双方向バッファ
は、外部からの制御信号によって制御されることを特徴
とする特許請求の範囲第１項記載の論理集積回路。 ４、端子を共用する他の入力信号は、テストモードを決
定するための信号であることを特徴とする特許請求の範
囲第１項、第２項もしくは第３項記載の論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323906A JPH01165979A (ja) | 1987-12-23 | 1987-12-23 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62323906A JPH01165979A (ja) | 1987-12-23 | 1987-12-23 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01165979A true JPH01165979A (ja) | 1989-06-29 |
Family
ID=18159934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62323906A Pending JPH01165979A (ja) | 1987-12-23 | 1987-12-23 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01165979A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03105272A (ja) * | 1989-09-20 | 1991-05-02 | Fujitsu Ltd | 大規模集積回路のスキャンテスト方法 |
| JPH0536904A (ja) * | 1991-07-25 | 1993-02-12 | Nec Corp | 半導体集積回路 |
| JP2002170929A (ja) * | 2000-11-29 | 2002-06-14 | Fujitsu Ltd | 半導体装置 |
-
1987
- 1987-12-23 JP JP62323906A patent/JPH01165979A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03105272A (ja) * | 1989-09-20 | 1991-05-02 | Fujitsu Ltd | 大規模集積回路のスキャンテスト方法 |
| JPH0536904A (ja) * | 1991-07-25 | 1993-02-12 | Nec Corp | 半導体集積回路 |
| JP2002170929A (ja) * | 2000-11-29 | 2002-06-14 | Fujitsu Ltd | 半導体装置 |
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