JPH01167683A - 波形発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、波形発生装置に関し、詳しくは、ａｈのＩ
Ｃテストビンのそれぞれに対応してＩＣ検査のためのテ
スト波形パターンを発生する波形発生装置に関する。

［従来の技術］ ＩＣ検査システムにあっては、ＩＣの性能１機能試験を
行うためにそれに必要な複数ビットのテスト波形パター
ンを、テストパターンプログラム等に従って自動的に発
生させている。

従来、このようなテスト波形パターンの発生装置にあっ
ては、パターン発生器によって作られたパターンデータ
とタイミングクロック発生器により作られたクロックパ
ルスとのそれぞれのうちから、ＩＣのピンごとに必要な
ものを選択して、所定の波形を生成し、これをドライブ
回路に送出し、その出力をレベル変換して所定のＩＣピ
ンに供給する方法を採っている。

その−例として、第３図に見るような具体的な回路を挙
げることができる。

１は、パターン発生器であって、通常、ＲＯＭとＲＡＭ
とから構成されるインストラクションメモリとプログラ
ムカウンタ、コントローラ等からなり、被検査デバイス
（以’ＦＤＵＴ）に対するアドレスの発生とパターンデ
ータ、期待値データ等のデータの発生、さらにＤＵＴに
対するリード／ライト制御信号等を発生する。

そこで、例えば、パターン発生器１のインストラクショ
ンメモリの所定のアドレスがアクセスされたとすると、
パターンデータが発生し、データセレクタ２により、第
４図の（ａ）に見るようなパターンデータが所定のタイ
ミングで選択されて波形フォーマツタ３に送出される。

一方、タイミングクロック発生″ａ４は、第４図の（ｂ
）　、　（ｃ）のタイミング波形（璽）、（２）に見る
ようなその位相が順次相違するクロックパルスを発生し
、そのうちの１つがタイミングセレクタ５により選択さ
れて、波形フォーマツタ３に送出される。

ここで、例えば、タイミング波形（１）、（２）がそれ
ぞれ選択されたとすると、これらに従って、第４図の（
ｄ）に見るようなタイミングで立上がり、立下がるパル
ス波形のテスト波形パターンが波形フォマッタ９の出力
として発生する。

この波形フォーマツタ３の出力信号は、テスト波形パタ
ーンとして、次段のドライブ回路６のドライバ７に送出
される。そしてドライブ回路６を経て、設定された所定
の電圧の前記出力信号に対応する波形パターンを、例え
ばハンドラ側のソケットに挿着されている被検＾ＩＣの
特定のビンに印加する。　　′ なお、７　ａ’、　７　ｂは、ドライバ７に供給する基
準電圧源モジュールであって、これらにより安定な電圧
ＶＩＨ（ＨＩＧＨレベルの設定電圧値）。

ＶＩＬ（ＬＯＷレベルの設定電圧値）がドライバ７に供
給される。

ここで、従来の波形フォーマツタ３にあっては、ＲＺ、
ＮＲＺ、ＥＸＯＲ等の固定波形等の各波形を発生する波
形制御回路がそれぞれ設けられていて、与えられたパタ
ーンデータからＲＺ、ＮＲＺ。

ＥＸＯＲ等の波形を発生するこれらに対応した波形発生
モードが設けられ、それが選択できるようになっている
。

ところで、ＤＲＡＭ等のテストでは、ページモードとか
、スタティックカラムモード等のように、波形（波形フ
ォーマット）を実時間で変化させる必要があり、従来の
メモリテスターは、ロジックテスターの１ピン当たり３
ビツトのパターン情報によるＲＴＷＣ波形制御方式を採
っておらず、実時間で波形生成用クロックパルスをマス
クする情報を設定するレジスタとそのマスク情報を制御
するクロックマスク制御信号（パターン発生器からの信
号）による実時間波形制御方式を採っている。

［解決しようとする問題点］ 最近のＩＣテスターは、ＡＳＩＣ（特定用途向けＩＣ）
等の多品種少晴■Ｃをテストするための機能として、任
意のピンに任意のパターン情報とタイミングクロックに
より印加波形を生成できるよう、パターン情報とタイミ
ングクロックを選択できる回路が各ピンごとに有り、そ
のそれぞれの情報を波形発生器に送出する方式が主流と
なってきている。

また、メモリＩＣテスターは、ロジックＩＣテスターの
ように、実時間波形制御モード（ＲＴＷＣモード）を有
した形態を採っておらず、固定波形モードのみの波形フ
ォーマットに、クロックパルスをマスクする情報を設定
するレジスタと、そのマスク情報をイネーブルにする、
パターン発生器からの制御信号による実時間波形制御方
式を採っているが、この信号自体もパターン情報に付随
して、パターン情報選択部にて任意のピンに選択出力可
能としなければならず、パターン情報選択部のハード量
がクロックマスク制御信号の選択回路分増えることにな
る。

この発明は、パターン情報選択部のクロックマスク側御
信号の選択回路をなりシ、回路規模を少なくすると同時
に、クロックマスク情報を複数有し、パターン発生器か
らの制御信号によって複数のクロックマスク情報を格納
したメモリをアクセスし、発生波形形態を複数変更して
波形を発生させることができるものである。

［問題点を解決するための手段］ このような目的を達成するための第１の発明の波形発生
装置における構成は、パターン発生器と、位相が相違す
るクロックパルスを所定の周期で相違する複数の位相に
対応してそれぞれ発生するタイミングクロック発生器と
、複数の各位相に対応してそれぞれ割り当てられた複数
のビットを有するデータを記憶するメモリと、データの
複数のビットのそれぞれをゲート信号とし、各位相のク
ロックパルスの中から特定のクロックパルスを無効なも
のとして得たクロックパルスに応じて発生波形のタイミ
ングパルス信号を発生するタイミングパルス発生回路と
を備えていて、メモリがパターン発生器からの信号によ
りアクセスされ、前記データがタイミングパルス発生回
路に送出されるものである。

また、第２の発明の構成は、前記メモリを第１のメモリ
とし、前記の構成にさらに複数の各位相に対応してそれ
ぞれ割り当てられた発生波形の立りがりに対応する複数
のビット及び発生波形の立下がりに対応する複数のビッ
トを有する第２のデータを記憶する第２のメモリと波形
発生回路とを構成要素として加えたものであって、タイ
ミング発生回路が第１及び第２のデータのそれぞれの複
数の各ビットのそれぞれをゲート信号とし、各位相のク
ロックパルスの中から特定のクロックパルスを発生波形
の立りがり及び立下がりのそれぞれに対応して得てこれ
らに対応して第１のパルス信号及び第２のパルス信号を
それぞれ発生するものであり、波形発生回路が第１のパ
ルス信号に応じて発生波形を立上げ又は立下げ、かつ第
２のパルス信号に応じて発生波形を立下げ又は立上げる
ものあって、第１及び第２のメモリがパターン発生器か
らの信号によりアクセスされ、第１及び第２のデータが
タイミングパルス発生回路に送出されるものである。

［作用］ 第１の発明においては、波形発生装置のタイミングクロ
ック発生器から発生する各位相のクロックパルスのうち
、ある位相のクロックパルス（１又は複数）を無効とす
るようなビットデータを記憶するメモリと、このメモリ
のデータにより選択された位相のクロックパルスを無効
としてタイミングパルス信号とすることなく、発生波形
のタイミングパルス信号を発生するタイミングパルス発
生回路とを設けることにより、不要なりロックパルスを
選択的に無効とすることができ、必要な期間、必要な波
形パターンを％″１．Ｉ−げたまま、或いはｑドげたま
まとすることができる。しかも、このような波形制御を
行う回路が単一のメモリによって構成できるので、制御
回路が簡り１−なものとなる。

その結果、メモリテストの場合のＲＴＷＣモードのとき
などでは、クロックパルスを無効とするデータを記憶し
たメモリをアクセスして必要なデータを読出すだけで容
易にＲＴＷＣ波形を発生させることができ、Ｉ）ＲＡＭ
のページモード、スタティックカラムモード等の波形発
生をはじめとし、て、各種のＲＴＷＣ波形の発生が容易
となる。

また、第２の発明にあっては、前記に加えて、あらかじ
め発生すべき波形に対応するような波形の立上がり、立
下がり形態を決めるタイミングデータを記憶するメモリ
を設けているので、多種多様な波形パターンをこのメモ
リをアクセスするだけで発生させることができる。

その結果、波形モードに対する波形制御回路が波形の立
上がり及び立下がりを制御する単一のメモリによって構
成でき、従来のように波形発生モードの種類に対応した
多（の制御回路を設ける必要がなく、簡単な回路となる
。しかも、クロックパルスに対応して立上がり又は立下
がるあらゆる波形形態での波形の発生が可能であって、
それがメモリの記憶データによって設定できることから
自由度の高い波形発生装置が実現でき、発生波形別のタ
イミングスキューずれもなくなる。

［実施例］ 以下、この発明の一実施例について図面を用いて詳細に
説明する。

第１図は、この発明の波形発生装置を半導体テスターの
波形発生装置に適用した一実施例のブロック図であり、
第２図は、その波形発生動作を説明するためのタイミン
グチャートである。

第１図において、１０は、ＣＰＵであり、インタフェー
ス１１を介してパターン発生′ａ１２にパターン発生に
必要なプログラムをセットし、タイミングクロック発生
″ａ１３に必要なタイミング発生のデータをセットする
。これらパターン発生器１２、タイミングクロック発生
Ｗ１３からのデータが波形寒生器１７の各波形フォーマ
ツタにそれぞれ人力され、波形フォーマツタの出力がピ
ンエレクトロニクス１８のドライバ回路に人力されて、
このドライブ回路を経てテスト波形等がＯＵＴ　１９の
ピン対応に出力される。

１７ａ、ｔ７ｂ、１７ｃｔ　　＊＊＊は、その各波形フ
ォーマツタであって、６ａ、ｅｂ、６ｃｅ　　・Φ・は
、これら各波形フォーマツタから出力される波形パター
ンをそれぞれ受けるドライブ回路である。ここで、各波
形フォーマツタは、はぼ同様な構成となっているので、
その代表として波形フォーマツタ１７ａに、その具体的
な内部構成を示し、以下、波形フォーマツタ１７ａを代
表としてその構成及び動作を説明し、他のものについて
は割愛する。

なお、２０は、テスト電圧設定回路であって、ＣＰＵ１
０からのデータによりＤｔＪＴ　１９のバイアス電圧と
か、テストパターン等のレベルを設定するデータなどを
発生して、ＤＵＴ１９．　ピンエレクトロニクス１８等
にそれぞれ供給する。

パターン、発生器１２から発生するパターンデータとタ
イミングクロック発生？＋１３の各位相のクロックパル
スとは、それぞれの波形フォーマツタ１７　ａ　＋　　
１７　ｂ　＊　　ｌ　７　ｃ　＊　　”　”　”にそれ
ぞれ人力される。そして、パターンデータのうちのある
ものが波形フォーマツタ１７ａに入力され、この信号は
、波形フォーマツタ１７ａのタイミングデータメモリ２
１とマスクデータメモリ２４のそれぞのアドレス入力端
子にアドレス信号として加えられる。

このアドレス信号は、パターンデータのうちの、例えば
、２乃至３ビツトがタイミングデータメモリ２１に対し
て割り当てられ、他の多くの複数のビットがマスクデー
タメモリ２４に対して割り当てられる。そして、これら
２乃至３ビツトによりタイミングデータメモリ２１の特
定のアドレスがアクセスされ、そのアドレスから読出さ
れたデータがタイミングパルス発生回路２２に送出され
る。

同様に、マスクデータメモリ２４は、前記の多数のビッ
トがそのアドレスとして与えられてアクセスされ、読出
されたデータがタイミングパルス発生回路２２に送出さ
れる。

タイミングパルス発生回路２２は、タイミングデータメ
モリ２１からのデータと、マスクデータメモリ２４から
のデータ、そしてタイミングクロック発生器１３から送
出される、位相がそれぞれ相違するクロックパルスとを
受けて、これらデータとクロックパルスとの論理積条件
で立上がりパルス信号と立下がりパルス信号とを発生し
てフリップフロップ２３のセット端子Ｓ及びリセット端
’７’Ｈにそれぞれ送出する。

このタイミングパルス発生回路２２は、複数の三入力Ａ
ＮＤ回路を備えていて、タイミングクロック発生器１３
から得られるそれぞれの位相のクロックパルスを第１の
入力にそれぞれ受ける立上がりパルス発生用のＡＮＤ回
路２２ａ、２２ｂｓ２２ｃｓ　　拳＊＊と、それぞれの
位相のクロックパルスを第１の入力にそれぞれ受ける立
下がりパルス発生用のＡＮＤ回路２２　ｎ　ｖ　２２　
ｍＷ　２２　Ｊ　ｖ・・・とから構成されている。

そして、各ＡＮＤ回路の第２の人力に対しては、それぞ
れマスクデータメモリ２４からのデータの各ビット信号
がその桁対応にそれぞれの位相に対応して割り当てられ
ていて、それぞれのビットがそれに対応する位相の第２
の入力に入力されている。さらに、各ＡＮＤ回路の第３
の入力に対しては、それぞれタイミングデータメモリ２
１からのデータの各ビット信号がそれぞれの位相に対応
してそれぞれ割り当てられていて、その各桁のビットが
それに対応する位相の第３の人力に入力されている。

その結果、発生波形の立上がり及び立下がりに対応して
それぞれ、ある位相のクロックパルスと、タイミングデ
ータメモリ２１及びマスクデータメモリ２４のその位相
に対応する桁のそれぞれのビットとが共に“１”　（負
論理のときには、共に“０”）となったときに、その位
相のクロックパルスが選択されて対応するＡＮＤ回路に
立−にがりパルス信号（ＴＲ）又は立下がりパルス信号
（ＴＦ　）をそれぞれ発生する。

これら立１−がりパルス信号（ＴＲ）及び−ｒ下がりパ
ルス信号（ＴＦ　）は、各データビットにより選択され
たクロックパルスに対応して発生するものであって、フ
リップフロップ２３のセット端子、リセット端子にそれ
ぞれ送出されてフリップフロップ２３のＱ出力を、入力
側のパルス信号に応じて立上がらせ、或いは立下がらせ
る。そして、このＱ出力がテスト波形パターンとしてド
ライブ回路６ａに出力され、このドライブ回路６ａを介
して０ＵＴ１９に送出される。

ここで、タイミングデータメモリ２１に記憶されたデー
タは、発生すべき波形の立」〕かり又はｑ下がりタイミ
ングを決定するデータとなっている。

その１つのデータの構成は、発生波形の立上がりに対応
してタイミングクロック発生器１３の相違する各位相に
対応してそれぞれ割り当てられているビットデータ群と
、同様に立下がりに対応して各位相にそれぞれ割り当て
られているビットデータ群からなる。そして、このよう
なデータは、ＣＰＵｌ０からインタフェース１１を介し
てテスト開始前に又は開始時点であらかじめセットされ
るものであって、このセットされるデータの内容により
発生波形の〜γ−１−かり及び／又は立下がりが自由に
設定できる。

また、マスクデータメモリ２４に記憶されたデータは、
メモリテストにおけるＲＴＷＣモードのときに、そのと
き不要なりロックを無効にするデータとなっている。そ
の１つのデータの構成は、タイミングクロック発生器１
３の相違する各位相に対応してそれぞれ割り当てられる
ビットデータ群からなる。そして、このデータもＣＰＵ
ｌ０がらインタフェース１１を介してテスト開始前に又
は開始時点であらかじめセットされるものであって、こ
のセットされるデータの内容によりタイミングクロック
発生器１３のクロックをリアルタイムに無効とすること
ができる。

そこで、テストに必要な波形モード及びクロックパルス
を無効にすることによる発生波形モードに応じたデータ
をＣＰＵｌ０からタイミングデータメモリ２１及び／又
はマスクデータメモリ２４にあらかじめセットしておき
、インストラクションメモリ部１４のパターンデータの
発生タイミングに対応してタイミングデータメモリ２１
とマスクデータメモリ２４とをアクセスし、多種多様の
波形をフリップフロップ２３から発生させることができ
る。

そこで、まず、パターンデータに対応して行う波形の変
換から説明する。

今仮に、タイミングクロック発生器１３から発生する位
相の相違するクロックパルスの数を３つとし、タイミン
グデータメモリ２１から読出されるデータの単位を６ビ
ツト（各位相のクロックパルスに応じて立上がり側３ビ
ット、立下がり側３ビット）とする。したがって、マス
クデータメモリ２４のデータも３ビツトとなり、これか
ら読出されるデータは、仮にそのすべてが“１”であっ
て、マスクがされていない状態、言い換えれば、マスク
データメモリ２４のデータが無関係な状態にあるものと
する。

このような条件のＦにおいてフリップ７０ツブ２３にお
ける発生パターン波形と発生波形モードとの関係につい
て、第２図＜ａ）、（ｂ）に従って説明する。

第２図（ａ）は、発生波形パターンをＲＺに変換する場
合を示すものであって、発生すべき元のデータパターン
が（イ）に示すものである。そしてタイミングクロック
発生７９．１３から発生する３つのクロックパルスが（
ロ）、（ハ）、（ニ）のＡＣＬＫ　、　ＢＣＬＫ　、　
ＣＣＬＫの３つのクロックパルスであり、（ホ）に示す
のがデータパターン（イ）に対するＲＺ波形である。そ
して、（へ）に示すのがタイミングデータメモリ２１に
記憶される６ビツトのデータである。

このタイミングチャートで明らかなように、パターンデ
ータが“１”のときに、これに対応するＲＺパルス信号
を発生させるには、ＢＣＬＫを立上がりタイミングとし
、ＣＣＬにを立下がりタイミングとして波形を発生させ
ればよいことが分かる。

また、パターンデータが“０”のときには、３つのクロ
ックパルスを選択しなければよい。

なお、タイミングデータメモリ２１に記憶される６ビツ
トのデータのうちので２０１２７．２２の各桁位置のビ
ットをそれぞれＡＣＬに、ＢＣＬＫ。

ＣＣＬＫの立」−がリタイミングビットに割り当ててい
るとすると、これらに対応するビットが“ｌ”にセット
されたときにタイミングパルス発生回路２２から立上が
りパルス信号（ＴＲ）が発生し、対応するビットが“０
”になっているときには立上がりパルス信号が発生しな
いことになる。同様に６ビツトのデータのうちので２ａ
＊　２”＊　２Ｓの各桁位置のビットをそれぞれＡＣＬ
Ｋ　、　ＢＣＬに。

ＣＣＬＫの立下がりタイミングビットに割り当てている
とすると、これらに対応するビットが“１”にセットさ
れたときにタイミングパルス発生回路２２から立下がり
パルス信号（ＴＦ　）が発生し、対応するビットが“０
”になっているときには立下がりパルス信号が発生しな
いことになる。

このようにデータの各ビット位置をクロックパルスに対
応させて割り当てた場合には、第２図（ａ）の（へ）に
示すデータ（１０００１０）がタイミングデータメモリ
２１の特定のアドレスに記憶されていれば、そのアドレ
スをアクセスすることでパターンデータ“ｌ”に対応す
る同図（ホ）に示すＲＺの波形を発生させることができ
る。また、データ（００００００）がタイミングデータ
メモリ２１の他の特定のアドレスに記憶されていれば、
そのアドレスをアクセスすることでパターンデータ“０
”に対応する同図（ホ）に示すＲＺの波形を発生させる
ことができる。

次に、クロックパルスをマスクして（無効にして）　、
ＤＲＡＭ等のページモード、スタティックカラムモード
等のテストを行う場合に使用されるようなＲＴＷＣ波形
を実現する波形制御の関係について第２図（ｂ）に従っ
て説明する。

同図（イ）は、測定レートを示していて、タイミングク
ロック発生器１３の位相の相違する各クロックの発生周
期に対応している。

（ロ）、（ハ）、（ニ）は、それぞれ３つの位相の相違
するクロックパルスである。そして、（ハ）は、クロッ
クパルスをマスクするデータであって、パターン発生Ｗ
１２のデータによりアクセスされ、マスクデータメモリ
２４から読出されるものである。なお、マスクデータメ
モリ２４に記憶される３ビツトのデータのうちので２”
１２／。

２２の各桁位置のビットをそれぞれＡＣＬに、ＢＣＬに
、　ＣＣＬＫに割り当てているとする。

ここで、（ホ）として示すマスクデータメモリ２４のア
ドレス信号（アクセス信号）のＩでボすアドレスデータ
を（１１１）として、全くマスクなしのデータとし、■
で示すアドレスデータが（１０１）として、ＢＣＬにを
マスクするデータであるとする。

このような場合にデータパターン（１，０）に対する発
生波形データは、ＢＣＬＫが無効とされるため、（へ）
に示すように、データパターン“１”では、ＡＣＬＫに
より立上がった波形は、ＣＣＬにまで立下がらない。同
様に、データパターン“０”では、　ＡＣＬＫにより立
下がった波形は、ＣＣＬにまで立上がらない。一方、マ
スクしていない場合には、各クロックパルスに対応して
データをｑ、］―げたり、立下げたりすることができる
。

なお、この場合、タイミングデータメモリ２１のデータ
は、すべて“ｌ”であって、出力波形に影響を与えてい
ないものとしているが、実際の出力波形は、マスクデー
タメモリ２４のデータとタイミングデータメモリ２１の
データの論理積条件に応じてｑ−にかり、ｑドがりタイ
ミングが決定され、さらに多種多様なものとなる。また
、この例では、Ｂ　ＣＬＫだけ無効としているが、ＡＣ
ＬＫ　、　ＢＣＬに、　ＣＣＬＫのうち２つ又はすべて
を無効としてもよいことはもちろんである。

このように、マスクデータを選択することにより、リア
ルタイムに発生波形形態を変更して波形を発生させるこ
とができる。なお、マスクデータは、前述のタイミング
データメモリ２１のデータと同様にマスクデータメモリ
２４のアクセスアドレスを変えれば容易に変更可能であ
って、それは、パターン発生器１２のパターンデータの
内容を変更することでダイナミックに変更することがで
きる。

そして、ここで挙げた例は、−例であって、アクセスア
ドレスを変更すれば、多（の組合せで多様な波形を発生
することができ、波形を発生させる必要がないタイミン
グでかつアドレスアクセスがある場合には、タイミング
データメモリ２１又はマスクデータメモリ２４のデータ
をすべて“０”としておけばよい。また、タイミングデ
ータメモリ２１又はマスクデータメモリ２４の機能を停
止させたい場合には、そのデータをすべて“ｌ”として
おけばよい。

以」−１説明してきたが、実施例では、信号を正論理で
取り扱っているが、これは、負論理であってもよく、タ
イミングパルス発生回路は、データとクロックパルスが
有効となる論理積条件ならば正負どちらでも、また、こ
れらが混合されていてもよい。したがって、その論理回
路は種々の形態を採ることができる。

また、実施例では、タイミングパルス発生回路の；Ｌ上
がりパルス信号を７リツププロツプのセット端子に、立
下がりパルス信号をフリップフロップのリセット端子に
入力しているが、これは逆に人力するようにすることも
でき、これにより反転した波形を発生させてもよい。な
お、フリップフロップは、これに限らず、波形発生回路
一般のものを使用できる。また、タイミングデータメモ
リはレジスタで構成されるものを含むことはもちろんで
ある。

実施例では、１）ＵＴに対する印加パターンを中心に説
明しているが、これは、期待値を発生する場合にも同様
に適用できることはもちろんである。

また、半導体テスターの波形発生装置を中心に説明して
いるが、この発明は、半導体テスターに限定されるもの
ではない。

［発明の効果］ 以上の説明から理解できるよに、第１の発明においては
、波形発生装置のタイミングクロック発生器から発生す
る各位相のクロックパルスのうち、ある位相のクロック
パルス（１又は複数）を無効とするようなビットデータ
を記憶するメモリと、このメモリのデータにより選択さ
れた位相のクロックパルスを無効としてタイミングパル
ス信号とすることなく、発生波形のタイミングパルス信
号を発生するタイミングパルス発生回路とを設けること
により、不要なりロックパルスを選択的に無効とするこ
とができ、必要な期間、必要な波形パターンを立上げた
まま、或いは立下げたままとすることができる。しかも
、このような波形制御を行う回路が単一のメモリによっ
て構成できるので、制御回路がｆｍｌ、なものとなる。

その結果、メモリテストの場合のＲＴＷＣモードのとき
などでは、クロックパルスを無効とするデータを記憶し
たメモリをアクセスして必要なデータを読出すだけで容
易にＲＴＷＣ波形を発生させることができ、ＤＲＡＭの
ページモード、スタティックカラムモード等の波形発生
をはじめとして、各種のＲＴＷＣ波形の発生が容易とな
る。

また、第２の発明にあっては、前記に加えて、あらかじ
め発生すべき波形に対応するような波形の立１−かり、
立下がり形態を決めるタイミングデータを記憶するメモ
リを設けているので、多種多様な波形パターンをこのメ
モリをアクセスするだけで発生させることができる。

その結果、波形モードに対する波形制御回路が波形の立
−１−かり及び立下がりを制御する単一のメモリによっ
て構成でき、従来のように波形発生モードの種類に対応
した多くの制御回路を設ける必要がなく、簡ｑｔな回路
となる。しかも、クロ・ツクパルスに対応して立上がり
又は立下がるあらゆる波形形態での波形の発生がｎＪ能
であって、それがメモリの記憶データによって設定でき
ることから自由度の高い波形発生装置が実現でき、発生
波形削のタイミングスキューずれもなくなる。

【図面の簡単な説明】

第１図は、この発明の波形発生装置を半導体テスターの
波形発生装置に適用した一実施例のブロック図、第２図
は、その波形発生動作を説明するためのタイミングチャ
ート、第３図は、従来の波形発生装置のブロック図、第
４図は、その波形発生動作を説明するためのタイミング
チャートである。 １．１２・・・パターン発生器、 ３＊　　１７ａ、１７ｂｔ　　１７ｃ’−’波形フォー
マツタ、６．８ａｔ　　６ｂｔ　　６ｃｍ・・ドライブ
回路、１０・−ｃｐｕｌ　ｔｔ・・・インタフェース、
１３−・・タイミングクロック発生器、１４・・・イン
ストラクションメモリ部、１５・・・プログラムカウン
タ、 １６・・・コントローラ、１７・・・波形発生器、１８
・・・ピンエレクトロニクス、 １９・・・被検査デバイス（ＤＵＴ）、２０・・・テス
ト電圧発生回路、 ２１・・・タイミングデータメモリ、２２・・・タイミ
ングパルス発生回路、２３−・・フリ・ツブフロ、ツブ
、２４・・・マスクデータメモリ。 特許出願人　日立電子エンジニアリング株式会社代理人
　弁理１　梶　山　拮　是 弁理ト　山　木　富士刃 第２図 （ｂ） ト←レートηＡ７１し　÷レーヒグ４りＩし　−→（へ
ｌ　出力仮滑

Claims (3)

【特許請求の範囲】
1. （１）パターン発生器と、位相が相違するクロックパル
   スを所定の周期で前記相違する複数の位相に対応してそ
   れぞれ発生するタイミングクロック発生器と、前記複数
   の各位相に対応してそれぞれ割り当てられた複数のビッ
   トを有するデータを記憶するメモリと、前記データの前
   記複数のビットのそれぞれをゲート信号とし、前記各位
   相のクロックパルスの中から特定のクロックパルスを無
   効なものとして得たクロックパルスに応じて発生波形の
   タイミングパルス信号を発生するタイミングパルス発生
   回路とを備え、前記メモリは、前記パターン発生器から
   の信号によりアクセスされ、前記データが前記タイミン
   グパルス発生回路に送出されることを特徴とする波形発
   生装置。
2. （２）パターン発生器と、位相が相違するクロックパル
   スを所定の周期で前記相違する複数の位相に対応してそ
   れぞれ発生するタイミングクロック発生器と、前記複数
   の各位相に対応してそれぞれ割り当てられた複数のビッ
   トを有する第１のデータを記憶する第１のメモリと、前
   記複数の各位相に対応してそれぞれ割り当てられた発生
   波形の立上がりに対応する複数のビット及び発生波形の
   立下がりに対応する複数のビットを有する第２のデータ
   を記憶する第２のメモリと、第１及び第２のデータのそ
   れぞれの前記複数の各ビットのそれぞれをゲート信号と
   し、前記各位相のクロックパルスの中から特定のクロッ
   クパルスを発生波形の立上がり及び立下がりのそれぞれ
   に対応して得てこれらに対応して第１のパルス信号及び
   第２のパルス信号をそれぞれ発生するタイミングパルス
   発生回路と、第１のパルス信号に応じて発生波形を立上
   げ又は立下げ、かつ第２のパルス信号に応じて発生波形
   を立下げ又は立上げる波形発生回路とを備え、第１及び
   第２のメモリは、前記パターン発生器からの信号により
   アクセスされ、第１及び第２のデータが前記タイミング
   パルス発生回路に送出されることを特徴とする波形発生
   装置。
3. （３）第１のメモリに記憶されるデータは、メモリテス
   ト時のリアルタイム波形発生に応じて半導体テスターの
   演算処理装置からあらかじめ設定され、第２のメモリに
   記憶されるデータは、前記演算処理装置から発生波形モ
   ードに応じてあらかじめ設定されることを特徴とする特
   許請求の範囲第２項記載の波形発生装置。