JPH01169925A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01169925A JPH01169925A JP32692387A JP32692387A JPH01169925A JP H01169925 A JPH01169925 A JP H01169925A JP 32692387 A JP32692387 A JP 32692387A JP 32692387 A JP32692387 A JP 32692387A JP H01169925 A JPH01169925 A JP H01169925A
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- JP
- Japan
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- high resistance
- oxide film
- impurity
- ion
- substrate
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に半導体基体の表面に不純物の
選択的注入・拡散により高抵抗を形成する半導体装置の
製造方法に関する。
選択的注入・拡散により高抵抗を形成する半導体装置の
製造方法に関する。
半導体基体の表面に不純物拡散により高抵抗素子を形成
する技術については、たとえば特公昭48−44064
に記載されており、基体表面への不純物イオン注入技術
が採用されている。
する技術については、たとえば特公昭48−44064
に記載されており、基体表面への不純物イオン注入技術
が採用されている。
半導体基体中にiKΩ/口程度の高抵抗不純物層を形成
するには、通常、イオン打込み装置を用い、抵抗層の不
純物濃度や深さはイオン打込み量やエネルギーを変え最
適化している。
するには、通常、イオン打込み装置を用い、抵抗層の不
純物濃度や深さはイオン打込み量やエネルギーを変え最
適化している。
高抵抗層の表面濃度は、 2 X 10” cm−1
以下で他の半導体基体中の素子の不純物表面濃度に比較
して低い。また、不純物濃度分布のピーク値は、基体表
面もしくけ表面に極めて近いところに位置するのが普通
である。
以下で他の半導体基体中の素子の不純物表面濃度に比較
して低い。また、不純物濃度分布のピーク値は、基体表
面もしくけ表面に極めて近いところに位置するのが普通
である。
前述した高抵抗層を内蔵する半導体集積回路であって、
たとえば第9図を参照し、電極(7)の上にポリイミド
系の有機膜(8)を保護膜として使用している場合に、
耐湿性試験を行なうと、試験中に水分αυが有機膜8を
容易忙透過し、パッジページ璽ン用のPEG膜(9)に
入り、反応を起し、正電荷を発生し、その電荷により表
面濃度の比較的低い高抵抗p層(4)の表面が(n)反
転する。この(n)反転層(101の発生により高抵抗
層4の抵抗に寄与する領域(伝導層)が変調を受け、抵
抗値が増大していくという不良現象を生じる。
たとえば第9図を参照し、電極(7)の上にポリイミド
系の有機膜(8)を保護膜として使用している場合に、
耐湿性試験を行なうと、試験中に水分αυが有機膜8を
容易忙透過し、パッジページ璽ン用のPEG膜(9)に
入り、反応を起し、正電荷を発生し、その電荷により表
面濃度の比較的低い高抵抗p層(4)の表面が(n)反
転する。この(n)反転層(101の発生により高抵抗
層4の抵抗に寄与する領域(伝導層)が変調を受け、抵
抗値が増大していくという不良現象を生じる。
本発明は上記した問題を克服するべくなされたものであ
って、その目的とするところは、耐湿性試験による高抵
抗層の抵抗値増大を低減し2、信頼性を向上することに
ある。
って、その目的とするところは、耐湿性試験による高抵
抗層の抵抗値増大を低減し2、信頼性を向上することに
ある。
本発明の前記ならびにそのほかの目的と新規な%像は、
本明細書の記述および添付図面からあきらかになろう。
本明細書の記述および添付図面からあきらかになろう。
〔問題点を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、高抵抗層をイオン打込みで形成するときに、
打込みエネルギーを従来より高く設定し、不純物濃度の
ピーク位置を半導体基体表面よシ十分に内側に来るよう
にイオン打込み条件を設定するものである(第6図参照
)。なお、抵抗値はイオン打込みJlを変えることKよ
り所望の値にできる。
打込みエネルギーを従来より高く設定し、不純物濃度の
ピーク位置を半導体基体表面よシ十分に内側に来るよう
にイオン打込み条件を設定するものである(第6図参照
)。なお、抵抗値はイオン打込みJlを変えることKよ
り所望の値にできる。
上記のような不純物分布を設定すれば、耐湿性試験など
により外部から水分がポリイミド膜に侵入し、さらにパ
ッジベージ冒ン膜に入り正電荷が発生して、高抵抗層の
表面が反転しても、抵抗値を決定する伝導層の空乏層に
よる変調の度合が、従来の表面付近にピークを持つ不純
物分布よシ小さい(第8図参照)。
により外部から水分がポリイミド膜に侵入し、さらにパ
ッジベージ冒ン膜に入り正電荷が発生して、高抵抗層の
表面が反転しても、抵抗値を決定する伝導層の空乏層に
よる変調の度合が、従来の表面付近にピークを持つ不純
物分布よシ小さい(第8図参照)。
したがって、本手段により水分侵入による高抵抗層の抵
抗値変動が低減できる。
抗値変動が低減できる。
第1図乃至第4図は本発明の一実施例を示すものであっ
て、半導体基体の表面に高抵抗イオン打込み層形成のた
めのプロセスの工程断面図である。
て、半導体基体の表面に高抵抗イオン打込み層形成のた
めのプロセスの工程断面図である。
以下工程類に従って説明する。
(1)湿潤性又は酸化性雰囲気中で酸化加熱を行いn型
Si基板(エピタキシャル層)1の一主面に高抵抗領域
のフィールド酸化膜2、約500OAを形成する。次い
でホト・エツチングにより高抵抗層が形成される領域の
酸化膜2を削シ、新たに熱酸化又はCVD(気相化学成
長)法によυ、約90OAの薄い酸化膜3を形成する(
第1図)。
Si基板(エピタキシャル層)1の一主面に高抵抗領域
のフィールド酸化膜2、約500OAを形成する。次い
でホト・エツチングにより高抵抗層が形成される領域の
酸化膜2を削シ、新たに熱酸化又はCVD(気相化学成
長)法によυ、約90OAの薄い酸化膜3を形成する(
第1図)。
(2)上記の薄い酸化膜3を通して、高抵抗層形成に必
要な不純物、ここではボロン(B)をイオン打込みによ
り導入する。イオン打込みエネルギーは、900Aの酸
化膜3を透過しかつ十分に表面より内側に到達する値で
、具体的には75KeV程度である。
要な不純物、ここではボロン(B)をイオン打込みによ
り導入する。イオン打込みエネルギーは、900Aの酸
化膜3を透過しかつ十分に表面より内側に到達する値で
、具体的には75KeV程度である。
打込み量は抵抗値により決定されるが、数にΩ/口の比
抵抗の場合は約2X10”cm’ 程度である(第2
図)。
抵抗の場合は約2X10”cm’ 程度である(第2
図)。
(3)抵抗の端子に当るコレクタト部のオーミックをと
るため、p型の高濃度5をボロンのイオン打込みで形成
する。打込み量は、高抵抗層より約1桁多い、1014
cm−”オーダである(第3図)。
るため、p型の高濃度5をボロンのイオン打込みで形成
する。打込み量は、高抵抗層より約1桁多い、1014
cm−”オーダである(第3図)。
(4)iを蒸着(又はスパッタ)シ、シンタ処理後、ホ
トエッチによるバターニングで、電極(配線)7を形成
する(第4図)。
トエッチによるバターニングで、電極(配線)7を形成
する(第4図)。
上記し九手段によれば下記の理由で効果が得られる。
(1)高抵抗層形成のイオン打込みエネルギを高くし、
不純物ピーク濃度を表面より内側に形成する。
不純物ピーク濃度を表面より内側に形成する。
(2)上記不純物分布は、PSG膜やSin、膜中で正
電荷が発生し、表面が反転した場合、第8図に示すよう
に空乏層の伸びが第7図で示す従来の場合に比べ少なく
、抵抗値を決める伝導層の変調が小さい。したがって、
抵抗値の変動が低減できる。
電荷が発生し、表面が反転した場合、第8図に示すよう
に空乏層の伸びが第7図で示す従来の場合に比べ少なく
、抵抗値を決める伝導層の変調が小さい。したがって、
抵抗値の変動が低減できる。
以上本発明によってなされた発明を実施例にもとづき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱t2ない範囲で種々変更可
能である。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱t2ない範囲で種々変更可
能である。
たとえば、高抵抗層の他に微細化MO8のLDD (L
ightly Doped Drain)構造の低濃度
トレイン層にも用いることが可能である。
ightly Doped Drain)構造の低濃度
トレイン層にも用いることが可能である。
本発明は、高抵抗層を有するバイポーラIC。
MO8IC全般に応用して前記効果をもたらすことがで
きる。
きる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、半導体装置における高抵抗の湿度テストによ
る変動を低減し、信頼度を向上することができる。
る変動を低減し、信頼度を向上することができる。
第1図乃至第4図は本発明の一実施例を示す高抵抗イオ
ン打込み層の工程断面図である。 第5図は高抵抗層の従来例を示す不純物分布曲線図であ
る。 第6図は本発明の例を示す高抵抗層の不純物分布曲線図
である。 第7図及び第8図は抵抗値を決定する伝導層と空乏層の
伸びを示す曲線図である。 第9図は従来方法により製造された高抵抗の例を示す断
面図である。 1・・・n型3i基板(エピタキシャル層)、2・・・
厚い酸化膜、3・・・薄い酸化膜、4・・・高抵抗層(
p型)、5・・・高濃度層(p串型)、6・・・イオン
打込み用マスク、7・・・AI電極、8・・・有機樹脂
(ポリイミド)膜。 第5図 第6図 第9図
ン打込み層の工程断面図である。 第5図は高抵抗層の従来例を示す不純物分布曲線図であ
る。 第6図は本発明の例を示す高抵抗層の不純物分布曲線図
である。 第7図及び第8図は抵抗値を決定する伝導層と空乏層の
伸びを示す曲線図である。 第9図は従来方法により製造された高抵抗の例を示す断
面図である。 1・・・n型3i基板(エピタキシャル層)、2・・・
厚い酸化膜、3・・・薄い酸化膜、4・・・高抵抗層(
p型)、5・・・高濃度層(p串型)、6・・・イオン
打込み用マスク、7・・・AI電極、8・・・有機樹脂
(ポリイミド)膜。 第5図 第6図 第9図
Claims (1)
- 【特許請求の範囲】 1、半導体基体の表面に不純物を選択的に注入拡散して
所要とする導電度を有する基板と異なる導電型領域を形
成するにあたって、上記不純物濃度分布のピークの位置
が上記基体表面より深く入ったところにあるように不純
物を注入することを特徴とする半導体装置の製造方法。 2、上記不純物濃度分布のピークの位置が基体上部に発
生する電荷により誘起される空乏層の影響を最小限とす
る深さに形成する特許請求の範囲第1項に記載の半導体
装置の製造方法。 3、上記導電型領域は高抵抗として使用するものである
特許請求の範囲第1項又は第2項に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32692387A JPH01169925A (ja) | 1987-12-25 | 1987-12-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32692387A JPH01169925A (ja) | 1987-12-25 | 1987-12-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01169925A true JPH01169925A (ja) | 1989-07-05 |
Family
ID=18193269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32692387A Pending JPH01169925A (ja) | 1987-12-25 | 1987-12-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01169925A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100703632B1 (ko) * | 2001-12-04 | 2007-04-05 | 아톡크 컴파니 리미티드 | 석영 유리제 유체 송급용 단구멍 노즐 및 석영 유리제유체 송급용 다구멍 버너 헤드 |
| KR100776722B1 (ko) * | 2001-12-04 | 2007-11-19 | 아톡크 컴파니 리미티드 | 석영 유리제 유체 송급용 단구멍 노즐 및 석영 유리제 유체송급용 다구멍 버너 헤드 |
| US8522575B2 (en) | 2009-04-07 | 2013-09-03 | Nipro Corporation | Method for producing medical glass container and burner for inner surface treatment of medical glass container |
| US8629688B2 (en) | 2010-09-29 | 2014-01-14 | International Business Machines Corporation | Method for sulfur-based corrosion testing |
-
1987
- 1987-12-25 JP JP32692387A patent/JPH01169925A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100703632B1 (ko) * | 2001-12-04 | 2007-04-05 | 아톡크 컴파니 리미티드 | 석영 유리제 유체 송급용 단구멍 노즐 및 석영 유리제유체 송급용 다구멍 버너 헤드 |
| KR100776722B1 (ko) * | 2001-12-04 | 2007-11-19 | 아톡크 컴파니 리미티드 | 석영 유리제 유체 송급용 단구멍 노즐 및 석영 유리제 유체송급용 다구멍 버너 헤드 |
| US8522575B2 (en) | 2009-04-07 | 2013-09-03 | Nipro Corporation | Method for producing medical glass container and burner for inner surface treatment of medical glass container |
| US8629688B2 (en) | 2010-09-29 | 2014-01-14 | International Business Machines Corporation | Method for sulfur-based corrosion testing |
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