JPH01170216A - Polyphase clock generating circuit - Google Patents

Polyphase clock generating circuit

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Publication number
JPH01170216A
JPH01170216A JP32921987A JP32921987A JPH01170216A JP H01170216 A JPH01170216 A JP H01170216A JP 32921987 A JP32921987 A JP 32921987A JP 32921987 A JP32921987 A JP 32921987A JP H01170216 A JPH01170216 A JP H01170216A
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JP
Japan
Prior art keywords
terminal
stage
flip
flop
input
Prior art date
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Pending
Application number
JP32921987A
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Japanese (ja)
Inventor
Yuuji Toyotaka
豊高　雄二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPH01170216A publication Critical patent/JPH01170216A/en
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  • Manipulation Of Pulses (AREA)

Abstract

PURPOSE:To automatically correct the error of each stage and to restore the state in the normal state by connecting plural J-K flip-flops in cascade, connecting a terminal Q of each J-K flip-flop to a terminal J of the post-stage and the terminal K of its own stage, connecting all Q terminals except that of the final stage to an input terminal of an AND element and connecting an output terminal of the AND element to the J terminal of a 1st stage. CONSTITUTION:The Q terminal of plural J-K flip-flops 2a-2d is connected to the steering input K terminal of its own stage and the J terminal of the post-stage, all Q terminals except that of the final stage are connected to an input terminal of an AND element 3, and an output terminal of the AND element 3 is connected to the J terminal of the 1st stage J-K flip-flop 2a. Thus, even if '1' is set in error to the Q terminal of a J-K flip-flop, the level is restored to '0' by the succeeding clock without fail, and even if the level of the terminals Q of the J-K flip-flops of the stages go to '1', the level of the terminal J of the 1st stage goes to '1' by the succeeding clock and the other terminals go to '0'. Thus, the setting error of the flip-flops is corrected automatically.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は基本クロックに基づいて互いに所定時間遅延
した多相クロックを生成する多相クロック生成装置に関
するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a multiphase clock generation device that generates multiphase clocks that are delayed by a predetermined time from each other based on a basic clock.

〔従来の技術〕[Conventional technology]

従来の多相クロック生成装置を第５図及び第６図に示す
。図においてｌａは１段目のＤフリップフロップ、１ｂ
は２段目のＤフリップフロップｌｃは３段目のＤフリッ
プフロップ、ｌｄは４段目のＤフリップフロップ フロップは生成するクロックの数に応じた数だけ従属接
続されている。例えば第５図に示す如く、４相のクロッ
クを生成するには４個のＤフリップフロップが接続され
ている。上記１段目のＤ　７　１Ｊツブフロツプｌａの
論理出力端子（以下Ｑ端子と記す）は２段目（後段）の
Ｄフリップフロップ１ｂのステアリング入力端子（以下
り端子と記す）に接続され、２段目のＤフリップフロッ
プ１ｂのＱ端子は３段目（後段）のＤフリップフロップ
１ｃのＤ端子に接続され、３段目のＤフリップフロップ
ＩＣのＱ端子は４段目（後段）のＤフリップフロップｌ
ｄのＤ端子に接続され、４段目のＤフリップフロップｌ
ｄのＱ端子は１段目のＤ端子に接続される。クロック発
生回路（図示せず）からの基本クロック信号が各段のＤ
フリップフロップｌａ、ｌｂ、ｌｃ、ｌｄのクロック入
力端子（以下Ｃ端子と記す）に入力され、またリセット
信号が１段目乃至３段目のＤフリップフロップｌａ、ｌ
ｂ、ｌｃのリセット端子（以下Ｒ端子と記す）及び４段
目のＤフリップフロップ１ｄのプリセット端子（以下Ｓ
端子と記す）に入力されている。A conventional multiphase clock generation device is shown in FIGS. 5 and 6. In the figure, la is the first stage D flip-flop, 1b
The second-stage D flip-flop lc is the third-stage D flip-flop, and the fourth-stage D flip-flop ld is cascaded in numbers corresponding to the number of clocks to be generated. For example, as shown in FIG. 5, four D flip-flops are connected to generate four-phase clocks. The logic output terminal (hereinafter referred to as the Q terminal) of the D71J flip-flop la in the first stage is connected to the steering input terminal (hereinafter referred to as the lower terminal) of the second stage (later stage) D flip-flop 1b. The Q terminal of the second D flip-flop 1b is connected to the D terminal of the third stage (latter stage) D flip-flop 1c, and the Q terminal of the third stage D flip-flop IC is connected to the fourth stage (latter stage) D flip-flop IC. l
connected to the D terminal of d, and the fourth stage D flip-flop l
The Q terminal of d is connected to the D terminal of the first stage. A basic clock signal from a clock generation circuit (not shown) is transmitted to each stage of D.
A reset signal is input to the clock input terminals (hereinafter referred to as C terminals) of flip-flops la, lb, lc, and ld, and a reset signal is input to the D flip-flops la, l of the first to third stages.
b, lc reset terminal (hereinafter referred to as R terminal) and the fourth stage D flip-flop 1d preset terminal (hereinafter referred to as S
terminal).

次に動作について説明する。なお、Ｈレベルの信号を“
１″、Ｌレベルの信号を０″として表わす。第６図に示
す如く、まずリセット信号が入力されると、１段目乃至
３段目のＤフリップフロップｌａ、ｌｂ、ｌｃのＱ端子
に０”が、４段目のＤフリップフロップのＱ端子に“１
”が設定される。Next, the operation will be explained. Note that the H level signal is
1'', an L level signal is expressed as 0''. As shown in FIG. 6, when a reset signal is first input, 0" is applied to the Q terminals of the first to third stage D flip-flops la, lb, and lc, and 0" is applied to the Q terminal of the fourth stage D flip-flop. to “1”
” is set.

次にリセット信号が解除された後、すなわち１０”とな
った後にクロック信号が入力されると、各Ｄフリップフ
ロップエはそれぞれ前段のＱ端子の出力をラッチして各
Ｑ端子の出力は“１”。Next, when a clock signal is input after the reset signal is released, that is, after it becomes 10", each D flip-flop latches the output of the Q terminal of the previous stage, and the output of each Q terminal becomes "1". .

Ｏ”、６０″、Ｏ”となる。その後続けてクロック信号
が入力されると上記同様に前段のＱ端子の出力をランチ
して、各Ｑ端子の出力は“０”。0", 60", and 0". After that, when a clock signal is continuously input, the output of the Q terminal of the previous stage is launched in the same way as above, and the output of each Q terminal becomes "0".

“１”０”０”となる。すなわちクロック信号毎にＤフ
リップフロップの出力は変化して、４相のクロックを生
成する。It becomes “1”0”0”. That is, the output of the D flip-flop changes for each clock signal to generate four-phase clocks.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来の多相クロック生成装置は以上のように構成されて
いるので、クロックの乱れ等が発生して、各段のフリッ
プフロップが誤って設定されると、リセット信号を入力
することが必要で、以後リセット信号が入力されないと
誤ったまま動作するなどの問題点があった。Conventional multiphase clock generation devices are configured as described above, so if a clock disturbance occurs and the flip-flops in each stage are set incorrectly, it is necessary to input a reset signal. There was a problem that if a reset signal was not input after that, the device would continue to operate incorrectly.

この発明は上記のような問題点を解消するためになされ
たもので、クロックの乱れなどによって発生したフリッ
プフロップの設定の誤りを自動的に修正して正しい値に
戻ることのできる多相クロック生成装置を得ることを目
的とする。This invention was made to solve the above-mentioned problems, and it is a multiphase clock generator that can automatically correct errors in flip-flop settings caused by clock disturbances and return to the correct value. The purpose is to obtain equipment.

〔問題点を解決するための手段〕[Means for solving problems]

この発明に係る多相クロック生成装置は、複数個のＪ−
にフリップフロップを従属接続し、各Ｊ−にフリップフ
ロップのＱ端子が後段のステアリング入力Ｊ端子（以下
Ｊ端子と記す）と、自段のステアリング入力に端子（以
下に端子と記す）とに接続され、かつ各Ｊ−にフリップ
フロップの最終段のＪ−にフリップフロップを除く全て
の負論理出力端子（以下ｄ端子と記す）をＡＮＤ素子の
入力端子に接続し、当該ＡＮＤ素子の出力端子を１段目
のＪ−にフリップフロップのＪ端子に接続したものであ
る。A multiphase clock generation device according to the present invention includes a plurality of J-
A flip-flop is connected in a subordinate manner to each J-, and the Q terminal of the flip-flop is connected to the steering input J terminal of the subsequent stage (hereinafter referred to as J terminal) and the steering input terminal of the own stage (hereinafter referred to as terminal). and connect all negative logic output terminals (hereinafter referred to as d terminals) of the final stage J- of the flip-flops to the input terminals of the AND element, and connect the output terminals of the AND element to the input terminals of the AND element. The J- terminal of the first stage is connected to the J terminal of the flip-flop.

（作用〕 この発明における多相クロック生成装置は、Ｊ−にフリ
ップフロップのＱ端子を自段のに端子及び後段のＪ端子
に接続し、かつ最終段を除く全てのＱ端子をＡＮＤ素子
の入力端子に接続し、当該ＡＮＤ素子の出力端子を１段
目のＪ−にフリップフロップのＪ端子に接続したことに
より、あるＪ−にフリップフロップのＱ端子に誤って“
１”がセットされても、必ず次のクロックで“０”に戻
り、かつ全段のＪ−にフリップフロップのＱ端子が“１
″になっても次のクロックで１段目のＪ端子だけ“１”
となり、他は全て０″になる。(Operation) The multiphase clock generation device of the present invention connects the Q terminal of the flip-flop to the terminal of its own stage and the J terminal of the subsequent stage, and connects all the Q terminals except the final stage to the input of the AND element. By connecting the output terminal of the AND element to the J terminal of the flip-flop in the first stage J-, a "
Even if "1" is set, it will always return to "0" at the next clock, and the Q terminal of the flip-flop will be set to "1" at the J- of all stages.
”, only the J terminal of the first stage becomes “1” at the next clock.
, and all others become 0''.

〔発明の実施例〕[Embodiments of the invention]

以下この発明の一実施例を第１図乃至第４図を用いて説
明する。なお第５図乃至第６図と同じものは同一符号２
名称を用いて説明を省略する。An embodiment of the present invention will be described below with reference to FIGS. 1 to 4. The same parts as in Figures 5 and 6 are designated by the same reference numerals 2.
The description will be omitted using the name.

第１図において２ａは１段目のＪ−にフリップフロップ
、２ｂは２段目のＪ−にフリッブフロンブ、２ｃは３段
目のＪ−にフリップフロップ、２ｄは４段目のＪ−にフ
リップフロップである。In Fig. 1, 2a is a flip-flop in the first stage J-, 2b is a flip-flop in the second stage J-, 2c is a flip-flop in the third stage J-, and 2d is a flip-flop in the fourth stage J-. It is.

３は３入力ＡＮＤ素子である。上記１段目のＪ−にフリ
ップフロップ２ａのＱ端子は自段のに端子及び２段目（
後段）のＪ−にフリップフロップ２ｂのＪ端子に接続さ
れ、２段目のＪ−にフリップフロップ２ｂのＱ端子は自
段のに端子及び３段目（後段）のＪ−にフリップフロッ
プ２ＣのＪ端子に接続され、３段目のＪ−にフリップフ
ロップ２ＣのＱ端子は自段のに端子及び４段目（後段）
のＪ−にフリップフロップ２ｄのＪ端子に接続され、４
段目のＪ−にフリップフロップ２ｄのＣ端子は自段のに
端子に接続されている。また１段目乃至３段目のＪ−に
フリップフロップ２ａｔ２ｂｔ２ｃのＣ端子は上記ＡＮ
Ｄ素子の入力端子に接続され、当該ＡＮＤ素子の出力端
子は１段目のＪ−にフリップフロップ２ａのＳ端子に接
続されている。クロック発生回路（図示せず）からの反
転クロック信号が各段のＪ−にフリップフロップ２ａ。3 is a 3-input AND element. The Q terminal of the flip-flop 2a is connected to the J- terminal of the first stage and the terminal of the second stage (
The J- of the second stage (second stage) is connected to the J terminal of the flip-flop 2b, and the second stage J- is connected to the J terminal of the flip-flop 2b. The Q terminal of flip-flop 2C is connected to the J- terminal of the third stage, and the Q terminal of the flip-flop 2C is connected to the terminal of the own stage and the fourth stage (later stage).
is connected to the J- terminal of the flip-flop 2d, and the 4
The C terminal of the flip-flop 2d at the J- stage is connected to the terminal at the current stage. In addition, the C terminal of the flip-flop 2at2bt2c is connected to the above AN
It is connected to the input terminal of the D element, and the output terminal of the AND element is connected to the S terminal of the first stage J- flip-flop 2a. An inverted clock signal from a clock generation circuit (not shown) is applied to the J- of each stage of the flip-flop 2a.

２ｂ、２Ｃ，２ｄのＣ端子に反転して入力され、また反
転リセット信号が１段目のＪ−にフリップフロップ２ａ
のＳ端子に、２段目乃至４段目のＪ−にフリップフロッ
プ２ｂ、２ｃ、２ｄのＲ端子に反転して入力される。The inverted reset signal is input to the C terminals of 2b, 2C, and 2d, and the inverted reset signal is input to the first stage J- of the flip-flop 2a.
The signal is inverted and inputted to the S terminal of the flip-flops 2b, 2c, and 2d of the J- of the second to fourth stages.

次に多相クロックを生成する動作について説明する。第
２図に示す如（、まずリセット信号が入力されると１段
目のＪ−にフリップフロップ２ａ′のＣ端子に１″が、
２段目乃至４段目のＪ−にフリップフロップ’ｌｂ、　
　２ｃ、　　２ｄのＣ端子に“０”が設定される。また
各Ｃ端子には“０”。Next, the operation of generating multiphase clocks will be explained. As shown in FIG.
Flip-flop 'lb on J- from 2nd stage to 4th stage,
“0” is set to the C terminals of 2c and 2d. Also, each C terminal has “0”.

“１”、“１”が設定されるのでＡＮＤ素子の出力は“
０”となり１段目のＪ−にフリップフロップ２ａのＳ端
子に“０″″が入力される０次にリセット信号が解除さ
れた後、すなわち“０”となった後にクロック信号が入
力されると、各Ｊ−にフリップフロップ２はそれぞれＳ
端子の入力（前段のＣ端子の出力）とに端子の入力（自
段のＣ端子の出力）とから、前段のＣ端子の出力をラッ
チして、各Ｃ端子の出力は“０”、１１″、“０”。Since “1” and “1” are set, the output of the AND element is “
0" and "0"" is input to the S terminal of the flip-flop 2a in the first stage J-. After the reset signal is released, that is, after the clock signal becomes "0", the clock signal is input. and flip-flop 2 is connected to each J-
The output of the previous stage C terminal is latched from the terminal input (the output of the previous stage's C terminal) and the terminal input (the output of the current stage's C terminal), and the output of each C terminal is "0", 11 ”, “0”.

“Ｏ”となる。その後続けてクロック信号が入力される
と各Ｃ端子の出力は上記同様前段のＣ端子の出力をラッ
チして“Ｏ”、“０′″、“ｌ”。It becomes “O”. After that, when a clock signal is continuously inputted, the output of each C terminal latches the output of the previous C terminal as described above, and becomes "O", "0'", and "L".

′０”となる。この時１段目のＳ端子には０”が入力さ
れている。次にクロック信号が入力されると各フリップ
フロップ２は“０”、′０″。'0'. At this time, '0' is input to the S terminal of the first stage. Next, when a clock signal is input, each flip-flop 2 becomes "0", '0'.

“０”、“１”となるがＡＮＤ素子にはすべて“１″が
入力されるので１段目のＳ端子には“１”が入力され、
次のクロック信号で１段目のＪ−にフリップフロップ２
のＣ端子は１”になり、初期の状態にもどって上記動作
を繰り返す。すなわち基本クロック毎にＪ−にフリップ
フロップ２の出力は変化して４相のクロックを生成する
。"0" and "1", but since "1" is input to all AND elements, "1" is input to the S terminal of the first stage,
At the next clock signal, flip-flop 2 is inserted into the first stage J-.
The C terminal becomes 1'', returns to the initial state, and repeats the above operation. That is, the output of the flip-flop 2 changes to J- every basic clock to generate four-phase clocks.

次に基本クロックに乱れ等が発生して、各段のＪ−にフ
リップフロップが誤って設定されたときの動作を説明す
る。なお第３図及び第４図に各Ｊ−にフリップフロップ
２ａ、２ｂ、２ｃ、２ｄ（７）各端子の入力、出力状態
を各クロック毎に示したものである。Next, the operation when a disturbance or the like occurs in the basic clock and a flip-flop is erroneously set in J- of each stage will be explained. 3 and 4 show the input and output states of each terminal of the flip-flops 2a, 2b, 2c, 2d (7) for each clock.

まず第３図（ａ）に示す如く、１段目のＪ−にフリップ
フロップ２ａにクロックを生成しているときに誤って３
段目のＪ−にフリップフロップ２ｃのＣ端子に“１”が
セットされた場合、次にクロック信号が入力されると（
ｂ）に示すように１段目乃至４段目のＪ−にフリップフ
ロップ２は前段のＣ端子の出力をラッチして、それぞれ
のＣ端子が“θ″、″１”、′０”　ａｌ”となる。こ
こでＡＮＤ素子への入力は“１”、“０”、ｌ”なので
“Ｏ”が出力され、１段目のＪ−にフリップフロップ２
ａのＳ端子は“Ｏｎとなっている。この状態で次のクロ
ック信号が入力されると（Ｃ）に示すように２段目乃至
４段目のＪ−にフリップフロップ２ｂ、２ｃ、２ｄは前
段のＣ端子の出力をラッチしてＯ”、“ｌ”　ＩＩＱ”
となるが１段目のＪ−にフリップフロップ２ａはＳ端子
に“０”が入力されているためＣ端子の出力は再び０”
となり、以下（Ｃ１〜（ｆ）に示すように再び正常な４
相クロツクとなる。First, as shown in FIG. 3(a), when a clock was being generated to the flip-flop 2a of the first stage J-, an error occurred.
When "1" is set to the C terminal of the flip-flop 2c in the J- stage, the next time a clock signal is input (
As shown in b), the flip-flops 2 in J- of the first to fourth stages latch the output of the C terminal of the previous stage, and the respective C terminals are "θ", "1", '0'al" becomes. Here, since the inputs to the AND element are "1", "0", and l, "O" is output, and the flip-flop 2 is connected to the first stage J-.
The S terminal of a is turned on. When the next clock signal is input in this state, the flip-flops 2b, 2c, and 2d are turned on in the second to fourth stages J-, as shown in (C). Latch the output of the C terminal in the previous stage and set it to O”, “l” IIQ”
However, since "0" is input to the S terminal of the flip-flop 2a in the first stage J-, the output of the C terminal is "0" again.
As shown below (C1 to (f)), the normal 4
It becomes a phase clock.

次に第４図（ａｌに示す如く、全てのＪ−にフリップフ
ロップ２に“１”がセットされた場合は全てのＣ端子は
“０”がセットされＡＮＤ素子の出力が“０”となるの
で１段目のＳ端子には“０”が入力されている。次にク
ロック信号が入力されると（ｂ）に示すように１段目の
Ｊ−にフリップフロップ２ａはＳ端子、に端子の入力か
ら“０”が、２段目乃至４段目のＪ−にフリップフロッ
プ２ｂ。Next, as shown in Figure 4 (al), when all J- and flip-flops 2 are set to "1", all C terminals are set to "0" and the output of the AND element becomes "0". Therefore, "0" is input to the S terminal of the first stage.When a clock signal is input next, as shown in (b), the flip-flop 2a is input to the S terminal of the first stage J-. ``0'' is input to the second to fourth stage J- of the flip-flop 2b.

２ｃ、２ｄは前段のＣ端子の出力をラッチして“０”が
セットされる。ここで各Ｃ端子の出力は全て“１”とな
って、ＡＮＤ素子の出力は“１”になり１段目のＳ端子
には“１”が入力される。2c and 2d latch the output of the C terminal in the previous stage and are set to "0". Here, all the outputs of each C terminal become "1", the output of the AND element becomes "1", and "1" is input to the S terminal of the first stage.

次のクロックが入力されると（Ｃ１に示すように、各Ｃ
端子の出力は“１”、“Ｏ“、“０”、“０”となり以
下第３図の（ｅ）〜（ｆ）と同様に、上記多相クロック
を生成するときの正常な状態になり、４相クロツクを生
成する。When the next clock is input (as shown in C1, each clock
The outputs of the terminals are "1", "O", "0", "0", which is the normal state when generating the above multiphase clock, similar to (e) to (f) in Figure 3 below. , generates a four-phase clock.

以上この発明においてはクロックの乱れなどが発生して
、各段のＪ−にフリップフロップ２が誤って設定されて
も、リセット信号を入力することなく、上記誤りを自動
的に修正して正常な状態に戻る多相クロック生成装置を
得る。As described above, in this invention, even if flip-flop 2 is incorrectly set to J- in each stage due to clock disturbance, the above error is automatically corrected without inputting a reset signal, and normal operation is resumed. Obtain a multiphase clock generation device that returns to state.

なお本実施例においては４相のクロック生成装置を示し
たが必要に応じて多数接続してもよく、８相なら８個の
Ｊ−にフリップフロップを、１６相なら１６個のＪ−に
フリップフロップを従属接続すればよい。Although a 4-phase clock generation device is shown in this embodiment, a large number of clock generators may be connected as required. For 8 phases, flip-flops are connected to 8 J-, and for 16 phases, flip-flops are connected to 16 J-. All you have to do is connect the groups in a subordinate manner.

〔効果〕〔effect〕

以上のように、この発明によれば、多相クロ・ツク生成
装置の複数個のＪ−にフリップフロップを従属接続し、
各Ｊ−にフリップフロップのＱ端子を後段のＪ端子と自
段のに端子に接続し、かつ最終段を除く全てのδ端子を
ＡＮＤ素子の入力端子に接続し、当該ＡＮＤ素子の出力
端子を１段目のＪ−にフリップフロップのＪ端子に接続
したので、クロックの乱れなどによる各段のＪ−にフリ
ップフロップの誤りを自動的に修正して正常な状態に戻
すことが可能となる。As described above, according to the present invention, flip-flops are cascade-connected to a plurality of J- of a multiphase clock generation device,
For each J-, connect the Q terminal of the flip-flop to the J terminal of the subsequent stage and the terminal of the own stage, and connect all δ terminals except the final stage to the input terminal of the AND element, and connect the output terminal of the AND element to the input terminal of the AND element. Since the J- terminal of the first stage is connected to the J terminal of the flip-flop, it is possible to automatically correct errors in the J- flip-flops of each stage due to clock disturbances, etc., and restore the normal state.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図及び第２図は本発明の一実施例による多相クロッ
ク生成装置を示す回路図及びタイムチャート図、第３図
及び第４図は誤りを修正する状態を示す各端子の信号の
状態図、第５図及び第６図は従来の多相クロック生成装
置の回路図及びタイムチャート図である。 ２ａ、２ｂ、２ｃ、２ｄ・・・Ｊ　　Ｋ７リツプフロツ
プ、３・・・ＡＮＤ素子。1 and 2 are circuit diagrams and time charts showing a multiphase clock generation device according to an embodiment of the present invention, and FIGS. 3 and 4 are signal states of each terminal showing states in which errors are corrected. 5 and 6 are a circuit diagram and a time chart of a conventional multiphase clock generation device. 2a, 2b, 2c, 2d...J K7 lip-flop, 3...AND element.

Claims (1)

【特許請求の範囲】[Claims] 複数個のフリップフロップを従属接続し、基本クロック
に基づいて各フリップフロップ毎にクロックを遅延させ
て、多相クロックを生成する多相クロック生成装置にお
いて、各フリップフロップをＪ−Ｋフリップフロップで
構成し、各Ｊ−Ｋフリップフロップの論理出力端子が後
段のステアリング入力Ｊ端子と、自段のステアリング入
力Ｋ端子とに接続され、かつ各Ｊ−Ｋフリップフロップ
の最終段を除く全ての負論理出力端子をＡＮＤ素子の入
力端子に接続し、当該ＡＮＤ素子の出力端子を１段目の
Ｊ−Ｋフリップフロップのステアリング入力Ｊ端子に接
続したことを特徴とする多相クロック生成装置。In a multi-phase clock generation device that generates a multi-phase clock by connecting multiple flip-flops in series and delaying the clock for each flip-flop based on a basic clock, each flip-flop is composed of a J-K flip-flop. The logic output terminal of each J-K flip-flop is connected to the steering input J terminal of the subsequent stage and the steering input K terminal of the own stage, and all negative logic outputs of each J-K flip-flop except the final stage 1. A multiphase clock generation device characterized in that a terminal is connected to an input terminal of an AND element, and an output terminal of the AND element is connected to a steering input J terminal of a first-stage JK flip-flop.
JP32921987A 1987-12-25 1987-12-25 Polyphase clock generating circuit Pending JPH01170216A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007516012A (en) * 2003-05-16 2007-06-21 ウェイバークス インコーポレーテッド Method and apparatus for treating infectious diseases in keratinized tissue

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