JPH01171265A - 双方向性スイツチング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、とくにモノリシック集積回路において、電流
が流れる状態と流れない状態の間で、電流が流れる状態
を維持するために信号電力を必要とせずに、十分な電流
をスイッチングする半導体装置の構造に関するものであ
り、更に詳しくいえば、表面に関してほぼ双方向に電流
が流れる半導体装置の構造に関するものである。

〔従来の技術〕

モノリシック集積回路において十分な値の電流の流れを
制御する必要が増大している。その理由は、主として、
「スマートに」電力を制御したいという希望−十分な論
理性能と十分な検出機能の少くとも１つを持つモノリシ
ック集積回路を用いて、外部装置への電流の流れを制御
したいという希望から生じている。外部装置により引出
される電流は、モノリシック集積回路において用いられ
る信号電流より通常はるかに大きく、多くの状況におい
ては集積回路信号電流よジ何桁も大きい。

個別装置およびモノリシック集積回路においてそのよう
に大きい値の電流の開始と終了を制御するためのスイッ
チとして各種の装置が使用されてきな。丈のように大き
い電流を制御するためにたとえばバイポーラトランジス
タが使用された。しかし、熱「暴走」の問題を解決する
と、エミッタ電流が増大して第２の降伏が、モノリシッ
ク集積回路装置において比較的広い面積を占める装置に
もたらされる。また、バイポーラトランジスタのベース
に電荷を蓄積すると、そのトランジスタを流れる電流を
停止する、すなわち、スイッチング「オフ」する時刻に
下限を設けることができる。

更に、バイポーラトランジスタの入力インピーダンスは
比較的低い。

金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦ
ＥＴ）には電荷が蓄積されない九めそれを流れる電流を
遮断するのに要する時間が短いから、十分な電流の流れ
を制御するためにＭＯＳＦＥＴ　　も用いられている。

更に、ＭＯＳＦＥＴの出力電流が温度上昇とともに減少
するから熱「暴走」、すなわち、温度上昇に伴う出力電
流の増大の可能性が無くなる。このことは上記バイポー
ラトランジスタの１つの特徴である。ＭＯＳＦＥＴの入
力インピーダンスは一般に高いから電流利得が高い。制
御論理部に用いられる他の能動回路部品もＭＯＳＦＥＴ
であるような集積回路においてはＭＯ８ＦＥＴパワート
ランジスタが便利である。制御論理部に用いられる他の
能動回路部品もＭＯＳＦＥＴである、ということはしば
しばある。しかし、　ＭＯＳＦＥＴの「導通゛」抵抗値
は低いが、同じ装置面積のバイポーラトランジスタのそ
れほど低くはない。更に、ＭＯＳＦＥＴの「導通」抵抗
値は、降伏電圧を高くした装置の設計においては高くな
る傾向がある。というのはＭＯＳＦＥＴでは、降伏電圧
を低くすると「導通」抵抗値が低く、降伏電圧を高くす
る「導通」抵抗値が亮くなるからである。

そのようなスイッチング装置における「導通」抵抗値は
考慮すべき重要なことである。ある与えられた電流が電
流制御スイッチング装置を流れた時に生ずる「導通」抵
抗値の値が高いと、その電流を流す装置の端子間電圧降
下が大きくなる。この電圧は、電流の流れを制御する外
部装置の端子間に供給する念めに利用することはできな
い。そのことは、集積回路において一般的である低い電
圧の電源を用いる回路においては受は容れることが困難
な特性である。また、とくに集積回路チップにおいては
、「導通」抵抗値が高くなるほどチップ内の消費電力が
大きくなり、そのためにチップが加熱される。チップの
加熱は、その集積回路チップ内に設けられている他の回
路部品に悪影響を及ぼすことがある。したがって、電流
制御スイッチの「導通」抵抗値はできるだけ低くするこ
とが望ましい。

制御論理と検出用の部品の少くとも一方を有し、パワー
ＭＯ８ＦＥＴと共通にチップに設けられているモノリシ
ック集積回路について別に考慮すべきことは、チップの
反対側で基板を通って流れるのではなくて、論理装置が
設けられているチップ表面に多少とも沿って流れる電流
をこのパワーＭＯ８ＦＥＴで制御させたいことである。

そのように構成すると論理装置とパワーＭＯ８ＦＥＴの
間の回路相互接続を行うことが非常に容易となり、交流
電流を制御する場合には、モノリシック集積回路の論理
部または検出部を動作させることが非常に容易となる。

典型的なＭＯ８ＦＥＴ装置が第１図に示されている。

このＭＯＳＦＥＴは周知の（）ＭＯＳ型である。ｎ　形
導電性の材料で構成された基板１０がｎ　形導電性材料
のエピタキシャル層１１を支持する。エピタキシャル層
１１の一部が拡散またはイオン注入によりｐ形導電性材
料へ変えられて、ＭＯ８ＦＥＴチャネル領域を形成する
ことによシ、領域１２と層１１の残りの部分との間にｐ
ｎ接合を構成する。チャネル領域１２の中にはｎ　形の
ソース１３が形成される。このソース１３も典型的には
拡散またはイオン注入により行われる。領域１２と１３
の間に別のｐｎ接合が形成される。ソース領域１３には
接点領域１４が隣接して設けられる。その接点領域も、
ｐ　形となるように、拡散またはイオン注入で形成され
る。エピタキシャル層１６の主１１１ｉにおいてソース
領域１３と接点領域１４に電気的に接触する金属化接点
１５によシ、領域１３は領域１４を通じてチャネル領域
１２へ短絡される。

基板１０の下側の別の金属化層１γがドレイン接点を形
成する。

典型的にはドープされた多結晶シリコンすなわち「ポリ
シリコン」である導電材料が、エピタキシャル層１２の
ｎ　形部分とソース１３の間の主面１６とチャネル領域
１２に配置されている分離スペースの上にゲート１８を
形成する。ゲート１８は、ゲート１８を囲む酸化物層１
９によりチャネル領域１２から分離される。ゲート１Ｂ
は、接点１５が主面１６に達することができるようにす
る開口部を有する。図示していないが、接点１５と酸化
物層１９の上に不働態層も設けられる。

第１図に示されている０ＭＯ８形のＭＯＳＦＥＴは、「
オフＪ状態において、ソース接点１５に対して正電圧を
有するドレイン接点１Ｔからだけソース接点１５へ流れ
る電流を阻止できる。その電圧は、ｔヤネル領域１２と
、層１１の残りの部分および基板１ａの残夕の部分との
間のｐｎ接合を逆バイアスする。その電圧の極性を反転
することにより、第１図の装置を通って、接点１５から
領域１４゜１２．１１を通じて接点１７まで電流を流す
ことができる。これは、ゲート電圧値が、このＭＯＳＦ
ＥＴを「オフ」にするようなものであってもそうである
。このことは、いずれの向きにも電流の開始と停止がで
きるスイッチングトランジスタにとっては適轟でない特
性である。更に、第１図の装置の「オン」抵抗値は、こ
の装置を多くの回路の電源状況において魅力的でなくす
るほど十分にその値が高い。最後に、以上の説明かられ
かるように、動作中に半導体物質の１つの主面から他の
主面へ電流が流れるから、このＭＯＳＦＥＴは縦形ＭＯ
８ＦＥＴである。し九がって、第１図の装置には上記の
ような望ましくない特徴がいくつかある。

通常のＭＯＳＦＥＴの「オン」抵抗値より低い「オン」
抵抗値を有するモノリシック集積回路チップにおける十
分な電流を制御し、しかもチップの絶縁ゲートすなわち
ＭＯＳＦＥＴに類似の構成の論理または検出部により制
御される装置を得丸いという希望のために、更に別の回
路部品装置が開発されるようになった。それらの欠点の
いくつかを解消する丸めの改良が開発されている。それ
を第２図に示す。第１図における基板１０に用いられて
いるｎ　形材料の代りにｐ　形材料を用いている点が、
第２図と第１図が異なる点である。その結果、第１図の
基板１０は第２図では１０′で示されている。その他の
参照符号は第１図と第２図で同じである。

導電度変調電界効果トランジスタまたは絶縁ゲートトラ
ンジスタとしばしば呼ばれる装置は、ＭＯＳＦＥＴと、
異なる導電形の層が４つ交互に並べられたｎｐｎｐサイ
リスタ装置との種類の組合わせである。ただし、この場
合には、サイリスタ装置は「ラッチアップ」を阻止する
ように改められる。

十分な大きさの電流が流された後で、サイリスタ装置が
「オフ」状態にスイッチングする性能をゲートが失う場
合に「ラッチアップ」状態が起る。

これは、帰還構造で相互に接続されたＰｎＰ”イボーラ
トランジスタおよびｒｉｐｎミルｎバイポーラトランジ
スタる等節回路で通常モデル化される状況である。一方
のトランジスタのコレクタが他方のトランジスタのベー
スへ接続され、各トランジスタのエミッタが装置の終端
領域を形成する。第２図に示す装置においては、それら
の終端領域は接点１５．１７へ接続される。

第１図の装置においては、回路モデルｎｐｎバイポーラ
トランジスタのエミッタとして機能するｎ＋形領領域１
３、等節回路モデルにおけるこのｎｐｎバイポーラトラ
ンジスタのベースとして機能する領域１４と１２を短絡
する接点１５を設けることによシ「ラッチアップ」状態
が阻止される。このために電流利得が十分に低く保たれ
るから、電流における持続された帰還活動を維持できな
い。

しかし、第２図に示す装置の動作条件は、接点１７に正
電圧が加えられている時に構造に固有のＭＯ８ＦＥＴ部
分を通じて取出される十分な電流に対する「ラッチアッ
プ」条件にかなりよく近づく。

その固有のＭＯＳＦＥＴは、ゲート１８の下側に領域１
２によジ形成されたチャネルの周囲でそれぞれソース領
域およびドレイン領域として機能する領域１１と１３に
より形成される。このＭＯＳＦＥＴは、回路モデルｐｎ
ｐバイポーラトランジスタのベースとして機能する領域
１１から十分な電流を引出して、このトランジスタを「
オン」状態へ強く切換える。ゲート電圧の値により接点
１７と１５の間で流される電流の値を設定することによ
り、広い範囲の動作条件にわ友ってゲート１８はその電
流の制御を完全に行うから、その電流の開始と停止はゲ
ート１８に適切な電圧を加えることにより決定できる。

したがって、第２図の装置は飽和させられるｐｎｐ　）
ランジスタであるから「オン」時の抵抗値は低く、シか
も、接点１５により短絡されているｎｐｎ回路モデルト
ランジスタのベース・エミッタ接合によって「ラッチア
ップ」状態が起ることが阻止されるから、ゲート１８に
加えられた電圧により十分な電流が流れ始めた後でも装
置を完全に制御できる。

第１図における基板１０として機能するｎ　形材料の代
ジに、第２図における基板１０′として機能するｐ　形
材料を用いることにより別の利点がもたらされる。すな
わち、接点１５と１７の間に電流が流れている限りゲー
ト１８が装置を「オフ」状態に置いたとすると、各接点
１５と１７の間の電圧の極性がどのようなものであつ之
としても、いまはその電圧を阻止する能力がある。その
理由は、領域１σと１１の間に形成されたｐｎ接合に、
接点１７に対して接点１５が正であるような電圧が加え
られた時に、逆バイアス電圧が印加されるからである。

その結果として、一方の装置の接点１５を他方の装置の
接点１７へ接続することにより、２個の装置を並列に接
続してこの組合わせを通じて流れるいずれの方向の電流
も制御できる双方向スイッチング装置を得ることができ
る。

したがって、第２図の装置は、接点１７と１５の間を流
れる電流に対する「オン」抵抗値を低くし、しかもその
電流をゲート１８において開始および停止できる十分な
性能を保持するという改良を示すものである。更に、装
置を「オフ」状態に維持するような電圧がゲート１８に
加えられておれば、接点１７と１５の間でいずれかの向
きに電流を流させる限り、いずれの極性の電圧も阻止で
きる。他方、第２図の装置はそれの半導体材料の両側に
設けられている主電流の流れる接点を有するから、第２
図の装置はいぜんとして縦形の装置である。

この状況は、第３図に示すような双方向導電度変調電界
効果トランジスタすなわち絶縁ゲートトランジスタを形
成することによシ、解消することが求められてきた。第
３図の装置においても、接点１５は領域１３と１４を一
緒に短絡する。第２図の領域１１は第３図においては全
体の基板１１′になっている。第２図において基板１σ
であった導電影領域は、第３図の装置では、接点１５が
接続される半導体基体の同じ主面へ動かされている。

したがってそれには参照符号１ｆｒが付けられている。

この領域は半導体基体の主面における接点領域により接
続されるから、それは参照符号１γで表される。

この装置の動作は第２図に示す装置の動作とほぼ同じで
あるから、この装置は第１図の装置をなやませ九諸困難
の多くに対する解決策を提供するものである。しかし、
第２図および第３図の装置は、第１図の装置の「オン」
抵抗値より低い「オン」抵抗値を有するが、その抵抗値
はオン状態に「保九れている」サイリスタ装置の「オン
」抵抗値よジなお高い。したがって、比較的低い「オン
」抵抗値を有するモノリシック集積回路チップ用の双方
向電流制御装置に対する希望が残っている。

〔発明の概要〕

本発明は、ゲート領域と、第１の終端領域と、第２の終
端領域とを有し、ゲートに加えられた信号により電流を
流すことができ、かつゲートに加えられる別の信号によ
ジその電流を終らせることができ、複数の選択された領
域を有する半導体基体中に形成され、各領域の内部領域
は、それの対応する選択され次領域の外側の半導体基体
の他の部分から、その領域によジ分離され、その分離領
域内の分離スペースの上にゲート領域が形成された双方
向スイッチング装置を提供するものである。

他のそのような分離領域の上に他のゲート領域も設ける
ことができるが、複数のそのような分離スペースにゲー
ト領域を共通にできる。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

端子の間に４つまたはそれ以上の異なる導電形の半導体
層が交互に設けられ、装置が形成される半導体基体の共
通表面に主終端領域が形成され、対称的な双方向電流を
流す性能と阻止電圧性能を示す装置が第４図に示されて
いる。この図に示されている装置は、抵抗率が０．２オ
ーム−αであるｐ　形物質の基板２０を得るために、ホ
ウ素をドープされたシリコンで形成される。この装置の
上側の主面はシリコンの（１００）結晶面内に配置され
ている状態が示されている。ホウ素をドープされたｐ　
形シリコンエピタキシャル層２１がその主面の上に通常
成長させられる。この実施例では、そのエピタキシャル
層の抵抗率は１〜５オーム−ｍである。１５０ＫｓＶの
エネルギーで３に１０　　個／ｍ　の割合でリンイオン
を注入することによジ、ｎ影領域２２がエピタキシャル
層２１に典型的に設けられる。その結果として、層２１
の上面の下の深さ２〜３μｍの所において、領域２２と
層２１の残りの部分との間にｐｎ接合が形成される。

領域２２は層２１の上面において半導体基体の主面２３
と交差し、選択されｆｔｐ形領域２４．２５を有する。

それらのｐ影領域の内部でも領域２２は主面２３と交差
する。領域２２の残りの部分から領域２４と２５を分離
するｐｎ接合の深さを含めて、領域２４と２５は互いに
本質的に同一に通常形成される。その深さの最も深い点
は約０．５μｍである。領域２４．２５は、６０Ｋｅｙ
のエネルギーで８×１０　　個／−の割合でホウ素イオ
ンを注入することにより同時に形成されるのが普通であ
る。領域２４と２５を領域２２の残りの部分から約３〜
５μｍだけ分離するｐｎ接合において、領域２４と２５
は表面２３内で互いに分離される。

各領域２４．２５の内部にリンイオンまたはヒ素イオン
を２．５　Ｘ　１０　　個／σ　の割合で注入すること
によりｎ　形の領域が形成される。注入のエネルギーは
、ヒ素の場合で８０ＫｅＶである。そのｎ　領域の形成
により、主１１ｉｌｒ２３の下に０１３μｍの最大の深
さをおのおの有する領域２４と２５の対応する１つから
領域２４．２５を分離するｐｎ接合が形成される。それ
らの領域２６．２７も半導体基体の主面２３と交差し、
（１）領域２２の残りの部分から各領域２４．２５を分
離するｐｎ接合の、（１１）および領域２４．２５から
各領域２６．２７をそれぞれ分離するｐｎ接合の、表面
２３に沿う横方向位置に差がある。それらの接合の対応
する１つにおけるそれらの横方向位置の差のために、領
域２４．２５の外側の領域２２の残りの部分から領域２
６．２７が分離されたままにされる。その結果として、
領域２４と２６の間のｐｎ接合により形成された領域２
６の縁部と、領域２４と２２の間のｐｎ接合により形成
され次領域２４の縁部との間で、主面２３と領域２４に
典型的には１〜３μｍの分離スペースが生ずる。同様に
、領域２Ｔと２５の間のｐｎ接合によジ形成された領域
２７の縁部と、領域２２の他の部分と領域２５の間のｐ
ｎ接合により形成された領域２７の縁部との間の領域２
５に配置されている類似の広さの分離スペースが主面２
３に生ずる。

それらの各分離スペースは、二酸化シリコンによジ主と
して形成される電気絶縁層２８の部分を横切って、ゲー
ト領域２９．３０を有する。各ゲート領域は、抵抗率を
０．０１オーム−１を得る之めに１０　個／副の割合で
ジん原子をドープされたポリシリコンで通常形成される
。ゲート領域２９゜３０は、厚さが３００オングストロ
ームである層１８の部分によυ主面２３から通常分離さ
れる。

各領域２４．２５は内部領域２６．２７に近接するｐ　
形接続領域も有する。それらの接続領域は１００Ｋｅｖ
ノエネルギーで、５×１０　個／ｃｍ　　の割合でイオ
ンを注入することにより通常形成される。そのエネルギ
ーにより表面から約０．４μｍの深さに形成される。オ
ーミンクな接点を領域２４゜２５に形成する次めに、領
域３１．３２の導電度はそれぞれ領域２４．２５の他の
部分の導電度より高く選択される。

それらのオーミンクな接点は、金属付着相互接続回路網
接点３３と３４によｐ通常構成される。

それらの接点に用いられる金属は、鋼を４％含むアルミ
ニウム合金によジ主として構成される。接点３３は相互
接続回路網を領域３１と２６に接続して、それら２つの
領域を短絡すなわち直接接続することにより、接点３３
が接触する部分を含む、第４図に示す装置のための終端
領域を構成する。

同様に、接点３４は相互接続回路網の部分を領域３２と
２７にオーミックに接触させて、それらの領域を短絡す
なわち直接に接続して、接点３４にオーミックに接触す
る各部分を第４図の装置の別の終端領域に形成する。こ
の図には相互接続回路網の残シの部分は示されていない
。

第４図の左側と右側には、半導体基体の中へ主面２３の
下へ延長する電気絶縁酸化物２８が示されている。それ
らの延長部２８′は、第４図の装置のための「酸化物分
離」すなわち電気的分離の機能を果す。このことは、ｐ
形とｎ形の半導体が、延長部２８゛が設けられる分離領
域に近接して示されている、第４図に示す構成において
必要である。

酸化物分離のこのような使用は、主面２３の下側で領域
２４と２５を囲むことを領域２２が選択されたとすると
、接合分離領域で置換えることができる。

第４図に示す構造は、一対のｎチャネルおよびｐチャネ
ルのＭＯＳＦＥＴにより主能動素子を形成する相補金属
−酸化物一半導体（０ＭＯ８）技術を使用して製造され
るモノリシック集積回路構造であって、この回路内にバ
イポーラトランジスタも容易に形成できる。したがって
、内部ｐチャネルＭＯ８ＦＥＴが製造される「ｎ井戸」
により領域２２が形成される（ｎチャネルＭＯ８ＦＥＴ
は、エピタキシャル層２１のうち、注入により形成され
る領域２２が形成されない場所に直接製造される）。領
域２４と２５は、縦形ｎｐｎバイポーラトランジスタの
べ一スの形成と同時に形成される。領域２６と２７は、
縦形ｎｐｎバイポーラトランジスタのエミッタ、および
ｎチャネルＭＯ８ＦＥＴのソースおよびドレインと同時
に形成される。領域３１と３２は、ｎｐｎバイポーラト
ランジスタのベースの相互接続部分、およびｐチャネル
ＭＯ８ＦＥＴのソースおよびドレインと同時に形成され
る。

第４図において、領域２２の形成に用いられるイオン注
入工程において、エピタキシャル層２１の残りの部分が
それの初めのｐ形を保持するように、注入されるイオン
の浸入の制限が行われる。

そのイオン注入制限は、領域２２と、領域２１の残りの
部分との間の降伏電圧を高くすることにより、基板２０
に近接して配置されるｎ影領域へ変換されないようにす
るために行われる。そのより高い降伏電圧が必要ないと
すると、領域２２は領域２０まで延長させることができ
る。あるいは、この装置がＣＭＯ８技術に必ずしも適合
する必要がないとすると、エピタキシャル層を設ける必
要がないように、基板全体をｐ形で形成できる。領域２
２に近接するｐ′″形部分の存在によっても接合容量は
減少し、それにより、下記のように電流スイッチング速
度を高くする。

第４図の装置の等何回路モデル（第５図）を参照するこ
とによりそのスイッチング動作を一層容易に理解できる
。各ゲー）２９．３０は第５図に示されている等しいｎ
チャネルＭＯ８ＦＥＴの一部である。それら２個のＭＯ
ＳＦＥＴは接点３３と３４（第４図）の間で互いに直列
接続される。それらの各ＭＯ８ＦＥＴはＤＭＯＳ形であ
るように示されている（そのＤＭＯ８形である必要はな
いが、使用されるならばそれらのＭＯ８Ｆ’ＥＴに短い
チャネルを与える）。各ＭＯ８ＦＥＴのチャネル領域が
、ＭＯＳＦＥＴのソースとして機能する終端領域へ電気
的に接続される。

ゲート３０を有する１個のＭＯＳＦＥＴ　（第５図）が
ｎ　影領域２７でそれの１つの終端領域として形成され
、ｎ影領域２２がそれの他の終端領域として形成される
。チャネル領域はｐ影領域２５とｐ　影領域３２により
形成される。それらの領域２５と３２は接点３４により
領域２γへ一緒に直結される。

一部としてゲート２９を有する第５図の残りのＭＯＳＦ
ＥＴは、ｎ　領域２６によジ形成されたそれの終端領域
の１つと、ｎ影領域２２により形成された他の終端領域
とにより形成される。このＭＯ８Ｆ’ＥＴのためのチャ
ネル領域がｐ形チャネル領域２４とｐ　影領域３１によ
り形成される。それら２つの領域は接点３３によジ領域
２６へ直結される。したがって、それらの各ＭＯ８ＦＥ
Ｔのためのチャネル領域または基板が接点３３と３４の
対応する１つへ直結される。

第４図の構造はいくつかの実効バイポーラトランジスタ
も構成する。ｎｐｎ　）ランジスタ４２が第５図に示さ
れている。このバイポーラトランジスタの終端領域のう
ち、そのトランジスタのエミッタとして機能する１つの
終端領域かｉ　領域２７により形成され、コレクタがｎ
影領域２２によジ形成され、ベースがｐ影領域２５によ
り形成される。したがって、第４図の構造においてはこ
れは縦形ｎｐｎバイポーラトランジスタである。

同様に、別のｎｐｎパイボーラトランジスメが第５図に
示されている。このバイポーラトランジスタのエミッタ
領域はｎ　影領域２６によジ形成され、コレクタがｎ影
領域２２によシ形成される。

トランジスタ４３のベースはｐ影領域２４により形成さ
れる。トランジスタ４３は、第４図ノ構造における縦形
ｎｐｎバイポーラトランジスタでもある。双方向ｎｐｎ
バイポーラトランジスタは、縦形トランジスタ４２．４
３を形成するそれらの領域により表面２３の近くに形成
される。ゲート２９゜３０の下側のそれのベース領域が
比較的広いからそれらのトランジスタの電流利得が非常
に低いために、それらはほとんど効果がない。

第５図の横形ｐｎｐバイポーラトランジスタも、ｎ影領
域である、バイポーラトランジスタ４２゜４３のｎ形で
ある共通終端領域と各トランジスタ４２．４３のペース
領域から第４図の構造中に形成される。すなわち、第５
図のトランジスタ４４はそれのペース領域として第４図
の領域２２を有し、バイポーラトランジスタ機能を持た
せるために第４図のｐ影領域２４．２５が互いに十分に
近いとすると、それらの領域をそのバイポーラトランジ
スタ４４の終端領域として有する。接点３３と３４の間
に加えられる電圧の極性に応じて、領域２４と２５はト
ランジスタ４４のエミッタまたはコレクタとして機能す
る。また、そのことは、トランジスタ４４から出る各終
端領域リードにある破線のエミッタ矢印により第５図に
おいて反映されている。

トランジスタ４４からのそれらの終端領域リードが抵抗
に接続されていることが第５図に示されている。その抵
抗は端子３３．３４のうち対応する１つに接続される。

そのように接続する理由は、トランジスタ４４の、領域
２４．２５により形成され念終端領域が、少くとも部分
的に、主面２３に含まれている領域２４．２５内の分離
スペースの近くにおいて有効だからである。しかし、ト
ランジスタ４４の終端領域は、領域２６と２７のそれら
の側の近くの領域３１と３２をそれぞれ介して、端子３
３．３４へ電気的に接続される。それらは、それらの分
離スペースに近接する領域２６゜２７のそれらの側の反
対側である。したがって、分離スペースに近い領域２４
と２５を流れる電流が端子３３と３４に達するまでに、
領域２４．２５と３１．３２を通る比較的長い電流路が
ある。それらの長い電流路のためにその電流路の電気抵
抗が高くなるから、第５図においては領域２４　、２５
を通る電流路が抵抗で表されている。

それらの抵抗の抵抗値はそれらの領域を流れる電流に依
存するから、それらの抵抗は可変抵抗で表されている。

主面２３中に生じている分離スペースの近くから端子３
４へ行く領域２５中の高抵抗電流路が、領域２７と３２
に沿って端子３４に達して１つの可変抵抗４５を形成す
る（低い抵抗値の電流路については動作の説明の時に説
明する）。

主面２３に含まれる領域２４内の分離スペースの近くか
らの領域２４内の高抵抗電流路が、領域２６に沿い、領
域３１を通って端子３３に遅し、残りの可変抵抗４６（
第５図）を形成する。

第４図の基板２０には、外部電源へ接続するための電気
端子手段を有するから、別の２つのｐｎｐバイポーラト
ランジスタを、第４図の装置の等価回路である第５図に
示す回路に付加せねばならない。それらのｐｎｐバイポ
ーラトランジスタの１つ４Ｔのエミッタはｐ影領域２５
により形成され、ベースはｎ影領域２２により形成され
、コレクタは層２１の残りのｐ形部分およびｐ形基板２
０により形成される。基板２０への外部接続は第５図に
おいて基板端子の近くで（２０）によジ示されている。

残りのｐｎｐバイポーラトランジスタ４８のエミッタが
ｐ影領域２４により形成され、ベースがｎ影領域２２に
よｐ形成され、コレクタが層２１の残りのｐ′″形部分
およびｐ−形基板２０により形成される。

第４図の構造および第５図の等価回路の動作を説明する
ための基礎として、基板２０をアース基準電圧へ接続す
ると仮定する。この装置は双方向に動作するから、端子
３３もアース基準に接続されて゛いる時の、端子３４に
（負荷装置を介して通常加えられる）正電圧が加えられ
ている時の説明は、端子３３．３４のそれらの接続を逆
にした場合の説明と同じである。最初に、少くとも、ア
ース基準電位へ接続されていることを考える。

第４図と第５図の端子２９に制御電圧信号が加えられる
。その制御電圧がＭＯＳＦＥＴ　４１のしきい値電圧を
こえて高くなるとそのＭＯ８ＦＥＴ４１　が「オン」状
態にスイッチングして、第５図においてＭＯ８ＦＥＴ４
０　に接続されているＭＯ８ＦＥＴ４１　　の終端領域
、すなわち、第４図のｎ影領域２２に電子を注入する。

それらの電子は領域２０の電位を下げて、領域２２とｐ
影領域２５の間のｐｎ接合を順バイアスする。このよう
にして、（電子の流れにより）を流が横形ｐｎｐトラン
ジスタ４４のペースからアース基準電位にある端子３３
までＭＯ８ＦＥＴ４１　　を通って流れる。同様に、ト
ランジスタ４７のペースからＭＯ８ＦＥＴ４１　を通っ
て端子３３までの電流路が設けられる。その結果、領域
２２にホールが注入される。注入されたホールの一部が
、縦形トランジスタ４７のコレクタとじて機能する基板
２０により集められ、残りのホールは、横形トランジス
タ４４のコレクタとして機能するｐ影領域２４によシ集
められる。その領域２４はトランジスタ４３０ベースに
おける抵抗４６としても機能する。すなわち、バイポー
ラトランジスタ４４，４γは「オン」状態へのスイッチ
ングを開始する。

バイポーラトランジスタ４４によシ、領域２４へ注入さ
れたホールの態様で供給される電流は抵抗４６を流れて
端子３３に達する。電流が領域２４に沿ってｎ＋領域２
６の下を通り、ｐ＋導電領域３１を通って第４図の端子
３３へ流れる間に、その電流は領域４６すなわち抵抗４
６の端子間で電圧降下を生じさせる。それらの状況にお
いては、電流は高抵抗４６を流れて、トランジスタ４３
のエミッタ・ベース接合のしきい値より大きい電圧降下
を生ずる。

そうすると、抵抗４６の端子間電圧降下をそのしきい値
よジ大きくするために必要な値より大きい、バイポーラ
トランジスタ４４により供給される電流は、トランジス
タ４３のベースへ分流すれ、第４図において領域２６か
ら順バイアスされたｐｎ接合分離領域２４の両端に、す
なわち、バイポーラトランジスタ４３０ペースに入ジ、
そのトランジスタのエミッタから出る。その結果として
、トランジスタ４３は「オン」状態へのスイッチングを
開始して、トランジスタ４４のベースから更に電流を引
出し、そのトランジスタは、再生過程が行われるように
トランジスタ４３のベースに別の電流も供給する。各ト
ランジスタ４３と４４の加え合わされた実効ベース接地
電流利得が１をこえたとすると、トランジスタおよび四
層装置の理論においてよく知られているように、トラン
ジスタ４４．４３は「ラッチアップ」動作に入る。

トランジスタ４３のベース接地電流利得自体は、半導体
装置理論において周知のように、抵抗４６の端子間電圧
がそのトランジスタのベース・エミッタ接合のしきい値
をこえた時に、そのトランジスタ４３のベースへ供給さ
れる付加電流により大きくされる。トランジスタ４４の
ベース接地電流利得は、ＭＯ８ＦＥＴ４１　　のベース
から取出される電流によっても大きくされる。したがっ
て、トランジスタ４３．４４のベース接地電流利得の和
が１となり、それらのトランジスタが一緒に「ラッチア
ップ」状態になって、他方のトランジスタからのベース
電流を強制して、その他方のトランジスタを「オン」状
態に強くするようになるまで、それらのトランジスタの
ベース接地利得は大きくなる。

この点で、ＭＯ８ＦＥＴ４１　　がトランジスタ４４の
ベースから電流を取出して、それのベース接地電流利得
を効果的に大きくし続ける限り、その「ランチアップ」
状態は続く。それらの状況においては、端子３４から抵
抗４５とトランジスタ４４゜４３を通って流れ、端子３
３から取出される電流は、ＭＯ８ＦＥＴ４１　のゲート
２９へ加えられる電圧とは独立である値をとる。すなわ
ち、電流は、端子３４と正電源の間に接続される外部負
荷装置によジ決定される。もちろん、この電流を停止す
ることにより、トランジスタ４３と４４を「ラッチアッ
プ」状態から外すことができる。

しかし、このことは、トランジスタ４３．４４の「ラッ
チアップ」状態の持続に対する制御だけでなく、ＭＯ８
ＦＥＴ４１　　がバイポーラトランジスタ４４からの電
流の引出しを持続しないように「オフ」状態へのＭＯ８
ＦＥＴ４１　へのスイッチングは、トランジスタ４３と
４４の「ラッチアップ」状態を終らせるという同じ作用
を行う。したがって、端子３４と３３の間をトランジス
タ４３と４４を流れる電流の制御は、ＭＯ８ＦＥＴ４１
　　のゲート２９に加えられる電圧の選択により、その
ゲートの電圧によって、スイッチングオンおよびスイッ
チングオンの意味で、維持される。

第４図の装置がゲート２９に加えられた電圧により「オ
ン」状態にされている時に、端子３４と３３の間に生ず
る電圧降下は、「ラッチアップ」状態にあるトランジス
タ４４．４３の電圧降下および抵抗４５における電圧降
下により決定される。

「ラッチアップ」状態におけるトランジスタ４３゜４４
の電圧降下は、同様な状況におけるＷＪ２図と第３図に
示す装置の電圧降下より小さい。その理由は、先に述べ
たように、それらの装置では「ランチアップ」状態の発
生を避けるために行われる、端子１５による領域１３と
１４の短絡のために「ラッチアップ」状態が積極的に阻
止されるからである。トランジスタ４３と４４を「ラン
チアンプ」状態にすることによシ、「ラッチアップ」状
態になることを阻止されている第２図および第３図の装
置と等価なｎｐｎおよびｐｎｐのバイポーラトランジス
タを「オン」状態にできるよりもはるかに「オン」状態
にトランジスタ４３と４４をできる（それによりそれら
のトランジスタ４３．４４の「オン」時の抵抗値を非常
に低くする）。したがって、「ラッチアップ」状態にあ
るトランジスタ４３．４４の電圧降下は、その比較的低
い「オン」抵抗値のために、非常に小さい。

しかし、抵抗４５の抵抗値が、現在の状態において抵抗
４６によりとられる値よシ高いとすると、抵抗４５に大
きな電流が流れるために抵抗４５の端子間電圧降下が生
じ、第４図の装置に比較的大きい電圧降下を生じさせる
。幸いなことに、それらの状況においては抵抗４５の抵
抗値が、それらの状況において抵抗４６がとる高い抵抗
値−より低いために、そのようなことは抵抗４５につい
ては起きない。すなわち、端子３４、したがって領域３
２と２５に流れこむ電流の電流路は、領域２５を領域２
２から分離する屓バイアスされたｐｎ接合の大きな部分
にわたって拡がり、領域３２の近くの接合部分が他の部
分より強く順バイアスされるから、その接合部分をとく
に流れる。したがって、それらの大きい電流のための領
域２５を通って領域２２へ達する比較的短く、シたがっ
てそれに対応して低い抵抗値の電流路が存在する。更に
、先に述べているように、接合の多くがこの電流を流す
から多くの電流路が存在し、そのために実際に多くの並
列電流路があるから、抵抗４５の実効抵抗値であるその
抵抗値を更に低くする。

これとは対照的に、上記のように「オン」状態に切換え
られているバイポーラトランジスタ４４を、初めはゲー
ト３０の下側の領域２５０部分から流れ、それから領域
２２を通ってゲート２９の下側の領域２４の部分へ電流
が流れる。その結果、その電流は、端子３３に達するた
めに、その最初の電流が領域２４においてより高い抵抗
値状態に遭遇する、すなわち、抵抗４６がより高い抵抗
値状態にあり、抵抗４５がより低い抵抗値状態にあるよ
うに、領域２６に沿って領域２４を通ジ、領域３１に入
るというより長い電流路をとらなければならない。抵抗
４５が実効的により低い抵抗値状態にある結果として、
「オン」状態電圧降下および「オン」抵抗値は、第４図
の装置では比較的低く保たれる。

し九がって、領域２４と２５の適切な幾何学的構造とド
ーピング濃度レベルは、第４図の装置を正しく動作させ
るために重要である。最高抵抗値状況における電流路が
長すぎるか、抵抗値が高すぎるものとすると、抵抗４６
の抵抗値の影響が大きすぎて、「オ／」状態へ装置をス
イッチングする困難はほとんどないために、トランジス
／４３と４４は「ランチアップ」状態となるが、ＭＯ８
ＦＥＴ４１を「オフ」状態にスイッチングしてその「ラ
ンチアップ」状態を終らせるのに大きな困難がある。他
方、抵抗４６の抵抗値が低すぎると、トランジスタ４３
を「オン」状態にするために、ＭＯ８ＦＥＴ４１により
十分な電流を引出せない。したがってバイポーラトラン
ジス／４４により供給されないことがある。領域２４と
２５の抵抗値は同様に制御されるから、「ピンチ」抵抗
が制御され、領域２４．２５のドーピングレベルおよび
、それらの領域内での領域２６．２７の拡がりが実効抵
抗値を制御する。

トランジスタ４３と４４を「ランチアップ」状態に置く
ことができるようにする別の要因もある。

その要因は、ｐｎｐトランジスタ４７によジ第５図の基
板端子２０へ分流される電流の量である。トランジスタ
４７（および、端子３３と３４の電圧が逆極性の時には
トランジスタ４８）の利得を下げられる範囲までは、バ
イポーラトランジスタ４３を「オン」状態にスイッチン
グするためにより多くの電流をバイポーラトランジスタ
４４を通じて利用できる。

バイポーラトランジスタ４７．４８の利得を下げる１つ
のやり方は、第４図の層２１の残りのｐ形部分の代りに
ｎ　形の「埋込み層」領域を用いることである。そうす
るとトランジスタ４７．４８の利得が下がるが、端子３
３および３４と基板端子２０の間の降伏電圧も低くなる
。

トランジスタ４３と４４を「ランチアップ」状態に置く
ために求められる別の条件は、トランジスタ４４のペー
スから十分な電流妙昌１０ＳＦＥＴ４１により引出され
ることである。そのためＫは、ＭＯ８ＦＥＴ４１　を、
および対称的な動作を維持するのであればＭＯ８ＦＥＴ
４０も、この目的のために適切な量の電流をトランジス
タが取出すことができるようにするために、幅対長さの
比を十分高くするように設計する必要がある。それらの
ＭＯＳＦＥＴの長さパラメータが、第４図の装置を製造
するのに用いられるリソグラフィ工程によシ許容される
最小の構造的特徴寸法によりある程度まで固定されるか
ら、幅対長さ比の要求において制御できる主な変景は、
ゲート２９と３０の下側の、第４図が描かれている紙面
に入り、または紙面から出るチャネルの幅である。

動作についての説明を、接地されているゲート３０につ
いて行った。ゲート３０を接地することによジ、前記一
連の動作中にＭＯ８ＦＥ７４０は「オフ」状態に確実に
置かれるから、その動作の要因ではない。しかし、第４
図の装置の動作を制御するのに一層便利な可能性が存在
する。それは第２図にゲート２９と３０の間の破線で示
されている。すなわち、ゲート２９と３０を、第４図で
ゲート２９の左側縁部からゲート３０の右側縁部まで延
びる単一ゲー゛ト構造（２９，３０）とすることができ
る。こうすることにより、上記目的のためにゲート２９
を接地するのではなくて、ゲート３０をゲート２９へ電
気的に接続するという効果が得られる。

動作時に正の制御電圧がゲート構造２９，３Ｑへ加えら
れる前は、端子３３がアース基準電圧に接続されている
時は、負荷を通じて端子３４に加えられる正電圧に対し
て両方とも「オフ」状態である。トランジスタ４３と４
４を「ラッチアップ」状態に置くことにより、第４図の
構造を「オン」状態に置くのに十分な値に達する正電圧
がゲート２９へ供給された後で、ＭＯＳＦＥＴ　４０と
４１　は「オン」状態になり、端子３４と３３の間の「
オン」状態電圧がそれらのＭＯＳＦＥＴに直列に加えら
れる。したがって、それらのＭＯＳＦＥＴは、「オン」
状、態においては、トランジスタ４３と４４を通る電流
路に並列にすることによシ、「オン」状態にある第４図
の装置のｒオン」抵抗値を一層低くする。ゲート２９と
３０を単一構造に組合わせることにより、制御信号に対
するより簡単な接続を第４図の装置の制御に用いられる
ようにもされる。

ゲート２９の左側縁部からゲート３０の右側縁部までの
単一ゲート構造の形成により別のｐチャネルＭＯ８ＦＥ
Ｔ４９　　が生ずるから、別の利点も得られる。そのＭ
Ｏ８ＦＥＴ４９　の等両回ｗ！が、第４図のゲート２９
と３０に対する単一構造を示す破線に対応する破線で第
５図に示されている。トランジスタ４９の終端領域が、
！４図において、ゲート２９．３０の下側の分離スペー
スの近くのｐ影領域２４．２５により形成され、チャネ
ル領域がｎ影領域２２により形成される。ゲート２９の
左側縁部からゲート３０の右側縁部まで形成された単一
ゲート構造はＭＯ８ＦＥＴ４９　　の念めのゲートとし
て機能する。

ＭＯ８ＦＥＴ４９　の存在により、組合わされたゲート
構造２９．３０に、端子３３に供給されるアース基準電
圧に対して負である電圧制御信号を使用して、第４図の
装置を「オン」状態へスイッチングできる。すなわち、
トランジスタ４９のしきい値電圧より高い、組合わされ
たゲート構造２９゜３０に供給された負電圧制御信号が
、トランジスタ４９を「オン」状態にスイッチングして
電流を抵抗４５を通じて引出し、その電流を抵抗４６へ
流して、トランジスタ４３．４４を「ラッチアンプ」状
態に置き始める。トランジスタ４３．４４のベース接地
電流利得の和が「ラッチアップ」を起きるようにする値
をこえるように、トランジスタ４３のペース接地電流利
得を高くするのに十分な値にできる。

また、端子３４と３３の間で電圧の極性を反転すると、
ゲート２９と３０を単一ゲート構造に組合わせても第４
図の装置の対称性は変らないから、第４図の装置と第５
図の回路の動作についての説明は同じである。したがっ
て、第４図の装置は、端子３３と３４へ供給される相互
間の交番する極性の電圧と、それらの端子の間を各向き
に流れる電流とを制御でき、そうするために正または負
の電圧制御信号を使用できる。

第４図の構造は全く対称的に示されている。しかし、端
子３４と３３の間のいずれの向きにも流れる電流を制御
できる装置をいぜんとして用いたとしても、そのような
対称性は不要である。別のやり方の１つは、ｐ影領域２
４をｎ影領域２２を通って層２１の残りのｐ″″形部分
まで、または基板２０までも延長させることである。あ
るいは、ｐ影領域の残りの部分２１を全くなくして、ｎ
影領域２４である点まで導電度をおそらく低くされるが
、領域２２が基板２０に直接対し、領域２４が再びそれ
まで延びるようにする。第４図は、１点鎖線により、層
２１の残りのｐ　形部分への領域２４の延長を示し、あ
るいは基板２０までの延長を示す。

端子３４が端子３３に対して正である場合には、領域２
４の寸法が大きくなるとそれの抵抗値が低くなるから、
その領域が一部を成す等価ｎｐｎバイポーラトランジス
タのベース抵抗値も低くなる。

他方、端子３４から基板２０へ流れる電流は、いまは領
域２４が基板２０と交差しているためにその領域が基板
と電気的な共通領域であるから、その領域２４に集めら
れる。そのために、第４図の構造を「オン」状態にスイ
ッチングさせるためにゲート２９へ加えねばならない電
圧の調節の自由度が更に与えられる。

端子３３と３４における電圧の極性を反転するために、
この装置の領域２５における電流路のペース抵抗値は再
び高いが、端子３３からのトランジスタはなくされるか
ら、トランジスタ作用によるこの端子からの電流の損失
は再びない。もつとも、基板端子への抵抗電流損失はあ
る。したがって、第４図の装置のこの例を「オン」状態
にスイッチングするゲート３０へ加えられる電圧の値を
選択する機会はある。それは、ゲート２９について選択
される値とは異なることがある。

第６図は主面２３の下と上における第４図の装置の配置
を示す。これは第４図を上から見九図である。上記のよ
うに、第４図と第６図に示す構造は最終的な不働態層な
しで示しておジ、かつ第４図では端子３３と３４からの
金属相互接続部分は全く示されていないが、第６図には
ある程度水されている。また、他の部分により隠されて
いる構造部分を示す破線も第６図には用いられていない
。

更に、それらの図は本発明を理解する助けとしてのもの
であるから、描いである相対的な尺度も実際のものとは
異っている。構造部を互いに区別するために第６図はハ
ンチングを施して描いている。

第４図の装置の対称性は第６図でも明らかに認められる
。

第４図と第６図の装置の「オン」抵抗値は、並列電流路
の数を多くするためにそれらの装置を多数設けることに
より大幅に低くできる。そのような構造が第７図に示さ
れている。第７図においては、第４図および第６図に示
されている構造部分に対応する構造部分には、第４図と
第６図で用いられている参照符号にダッシュをつけて示
す。

中空め長方形状の曲りくねっている相互接続の集りが３
０′で示され、各長方形は、第４図におけるｐ影領域２
４の類似の長方形の上のゲート３０に対応するが、−緒
に領域２５′として機能する。

中空の長方形構造２９′に対してもそうである（それは
完成図で一緒に接続される。各長方形は、領域２４′と
して機能する同様な形のｐ影領域の上のゲートを表す。

ゲート３０′の部分により囲まれている各ｐ影領域２５
′はｎ　領域２Ｔを囲み、この領域はｐ　影領域３７を
囲む。同様に、ゲート構造２９′の中空長方形の下側の
各ｐ影領域２４′はｎ　影領域２６″を囲み、この領域
２６″はｐ影領域３１′を囲む。ゲート構造２９′に関
連するそれらの領域２６″と３１′は金属化構造３３′
により相互に電気的に接続されて短絡される。別の金属
化構造３４′が各領域３τを各領域２７′へ電気的に相
互に接続して短絡する。

第７図のこの構造かられかるように、希望するだけの低
い「オン」抵抗値を得るために横へ無際限に延ばすこと
ができる構造は、モノリシック集積回路チップの寸法に
よシ制約を受ける。相互接続部３３′または３４′の１
つへの各端子接続点は、他の相互接続部に対して行われ
る近くの相互接続点により実際に囲まれる。したがって
、中空長方形ゲート構造２９′の下側の領域２４゛が、
それの各側に、ｎ影領域２τを横切って、近くのｐ形構
造２５゛を有する。第７図の構造において、（１）その
２構造２４′と、この構造２４′の内側で、ｐ　影領域
３丁を囲むｎ　影領域２６′との間、および（１１）近
くのｐ影領域２５′と、この領域２５′の内側で、ｐ　
影領域３τを囲むｎ　影領域２７’との間、の第７図の
構造における相互作用は、（ａ）領域２４と、この領域
２４の内側で、領域３１に近接する領域２６との間、お
よび（ｂ）領域２５の内側である領域２７を含めた領域
２５と、近接する領域３２との間、の第４図における相
互作用と同じである。上記のように、この構造は無制限
に拡張できるか−ら、相互接続点と、それに最も近い近
くのものとの間の相互作用による付加電流路が、付加電
流路を並列に設けることにより、第７図の装置の「オン
」抵抗値を実効的に低くすることは明らかである。

【図面の簡単な説明】

第１図は従来の電界効果トランジスタ装置の線図的断面
図、第２図は第１図に示す装置の変更した従来の装置の
線図的断面図、第３図は第２図に示す装置を変更した従
来の装置の線図的断面図、第４図は本発明の装置の線図
的断面図、第５図は第４図に示す装置の等両回略図、第
６図は第４図に示す装置の配置図、第７図は第４図に示
す装置を多数組合わせた装置の配置図である。 ２２・・・・半導体基板、２３・・・・主面、２４．２
５・・・・ｐ影領域、２６．２７・・・・ｎ　領域、２
９．３０・・・・ゲート領域、３１．３２・・・・ｐ　
影領域、３３．３４・・・・接点（端子）。 復代理人　山　川　政　樹（ｔシ為２名）（誌ｔＴｋが
〒９

Claims (1)

1. 【特許請求の範囲】 　ゲート領域と、おのおのアノードおよびカソードとし
   て機能できる第１の終端領域および第２の終端領域とを
   有し、第１の終端領域と第２の終端領域の間を流れる負
   荷電流を主電流としてそれを通じて流すことができ、前
   記負荷電流はある初期値をこえる信号を前記ゲートへ供
   給することにより流すことができ、そのように流された
   後の前記負荷電流の大きさは信号値の十分な範囲にわた
   ってその信号とはほぼ独立しており、かつ前記負荷電流
   は、そのように流された後では別の信号値を前記ゲート
   へ供給することにより終らせることができる、双方向性
   スイッチング装置において、この双方向性スイッチング
   装置は、 第１の主面を有し、選択された特性領域を除いて、第１
   の導電形および第１の導電度の半導体物質基体と、 第１の主面部分内で第１の主面と交差し、前記半導体物
   質基体内で互いに離隔され、かつ前記第１の主面内でそ
   のように離隔された第１の特性領域および第２の特性領
   域とを含み、おのおの第２の導電形であって、おのおの
   、前記半導体物質基体内の他の部分と対応する特性領域
   ｐｎ接合を形成する結果となる複数の前記特性領域と、 前記第１の特性領域内の第１の接点部分と前記第２の特
   性領域内の第２の接点部分を含み、前記第１の主面部分
   とおのおの交差する、前記半導体物質基体内の複数の選
   択された接点部分と、第１の内部領域と第２の内部領域
   を含み、おのおの前記第１の主面部分と交差する、前記
   半導体物質基体内の複数の選択された内部領域と、を備
   え、前記ｐｎ接合の一部が、前記第１の主面部分とは反
   対側である、それの関連する特性領域の側にあり、 各前記複数の接点部分は前記複数の特性領域の対応する
   １つの部分であるが、それの対応する前記特性領域の残
   りの部分より導電度が高く、各前記複数の内部領域は、
   それの対応する前記特性領域ｐｎ接合の前記部分の１．
   ０μｍ以内となるように前記複数の特性領域の対応する
   １つにより囲まれることにより前記複数の特性領域の対
   応する１つの内部に含まれ、そのような各内部領域は、
   それの対応する前記特性領域の外側で前記半導体物質基
   体の他の部分から離隔され、前記複数の選択された内部
   領域は特性領域を含み、その結果として、またそれの対
   応する前記特性領域内である前記第１の主面部分内の分
   離するスペースにより前記半導体物質基体のそのような
   他の部分からも隔てられ、前記第１の内部領域は前記第
   １の特性領域内にあり、前記第２の内部領域は前記第２
   の特性領域内にあり、前記各複数の内部領域は前記第１
   の導電形であり、前記第１の終端領域は前記第１の内部
   領域および前記第１の接点部分の少くとも部分を含み、
   前記第２の終端領域は前記第２の内部領域および前記第
   ２の接点部分の少くとも部分を含み、 第１の選択された部分内に起る前記分離スペースの少く
   とも一部から電気絶縁物質を横切って配置されることを
   特徴とする双方向性スイッチング装置。