JPH0117178B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデジタルコンピユータの制御部に係
り、特に、コンピユータの機械言語命令を迅速に
且つ融通性を持つて、しかも効率的にデコードす
る配置を用いたマイクロプログラム制御メモリに
係る。ここでは本発明は制御メモリ用のMOS／
LSI構成に関して主として説明するが、本発明の
基本的な技術は標準的両極性構成要素の様な別の
型式の構成にも適用できる。

従来の技術 近代のコンピユータは、それらの制御部を構成
するのにマイクロプログラミング技術を用いてい
る。これはマイクロ命令すなわち機械言語命令を
実行するために機械制御のシーケンスを表わすマ
イクロプログラムを制御メモリに記憶することを
含む。この制御メモリは或る形式のリードオンリ
メモリ（ROM）又は書き込み可能なメモリで構
成される。マイクロプログラムを介してのシーケ
ンシングはマイクロレベルのプログラムカウンタ
によつて制御されるか、又はマイクロ命令と共に
制御ワード中の次のマイクロ命令のアドレスを送
ることによつて制御される。この後者の方法につ
いて本明細書に述べるが、本発明はこれに限定さ
れるものではない。

コンピユータの機械言語命令を実行するために
は、命令レジスタに存在して且つ実行されつつあ
る現在の機械言語命令に対するマイクロプログラ
ムシーケンスの始発点はマイクロプログラムシー
ケンサが向けられることが必要である。コンピユ
ータ命令をデコードしてマイクロプログラムのシ
ーケンスを指示する通常の方法は、命令、特に作
動コードをROM又はPLA（プログラム可能な論
理配列体）を介してスタート制御メモリアドレス
に“マツプ”することである。多くの場合、命令
を実行するため制御論理を正しいシーケンスに導
くためには、最初の１つのマツピングだけが必要
である。その後のマツピングを実行することもで
きるし、或いは若干のビツト又はビツトの組合せ
体を命令レジスタで試験することによつて条件付
きのマイクロレベル分岐を行なうこともできる。
命令の実行を助けるために、最初のマツピングの
結果を失なうことなくマイクロプログラムの他部
分に制御を転向させるためマイクロレベルサブル
ーチンを用いることができるが、サブルーチン呼
び出しの際にはもちろんマイクロプログラムのア
ドレスから最初のマツピングが拾い集められる。

一般に、マツピング機構は制御メモリアドレス
を供給し、このアドレスは命令のデコードによつ
て得られる第１マイクロ命令をアクセスするのに
用いられる。先ずマツピング作動によつてアドレ
スを得て、それから第１制御ワードをアクセスす
るという直列作動では時間の浪費である。これは
一般にマツピング時間が制御メモリをアクセスす
る時間とほゞ同じであるためである。本発明は機
械言語命令をデコードする際に実質的に時間を節
約することに関するものである。

発明が解決しようとする問題点 本発明の１つの目的は、コンピユータの機械言
語命令を迅速に且つ融通性を持つて、しかも効率
的にデコードする配置を用いたマイクロプログラ
ム制御メモリを提供することである。

本発明の別の目的は、コンピユータの機械言語
命令をデコードすることと、このデコードにより
得られる第１制御ワードをアクセスすることとを
同時に行なう様なマイクロプログラム制御メモリ
を提供することである。

本発明の更に別の目的は、１つ或いはそれ以上
の制御ワードが他の制御ワードのビツト又はコー
ドを変更させてそれらの解釈を変更せしめること
を許し、それにより必要とされる制御ワードの数
を減少せしめるマイクロプログラム制御メモリを
提供することである。

本発明の更に別の目的は、PLA及びROM部を
備え、現在の命令または分岐条件に直接的に依存
することなくアクセスされる制御ワードはPLA
構造体よりも一般的により小型でより安価である
ROM部構造体に記憶され、そして現在の命令に
依存してアクセスされる制御ワードはPLA構造
体に記憶されることができるマイクロプログラム
制御メモリを提供することである。

本発明の更に別の目的は、ROM及びPLAの両
構造体を有し、それらの構造がMOS／LSI回路
の形態で、合併することによつて回路及び相互接
続線を減少させてチツプを小さくすることができ
るマイクロプログラム制御メモリを提供すること
である。

本発明の更に別の目的は、実行される命令及び
機械の状態の両方によつて制御ワードがアクセス
され、従つて、コンピユータの制御部のシーケン
シングが、PLAにより実行されるコンピユータ
機械命令および現在の機械の状態を反映する或る
分岐条件に直接的に依存するマイクロプログラム
制御メモリのPLA部分を提供することである。

本発明の更に別の目的は、命令および機械の状
態をデコードする手段としてマイクロプログラム
制御メモリのPLA部を使用し、且つ制御ワード
を効率的に記憶するためにROMを使用した制御
メモリを提供することである。

問題点を解決するための手段 本発明の１つの観点に従えば、上記した本発明
の目的は、制御ワードを記憶するためのPLAす
なわちプログラム可能な論理配列体と、制御ワー
ドを記憶するためのROMすなわちリードオンリ
メモリとの両方を有するマイクロプログラムコン
ピユータ制御部を提供することによつて達成され
る。ROM記憶構造体のアドレス可能部分は、次
のアドレスレジスタからのアドレス入力によつて
選定される。PLA制御ワードは、命令レジスタ
からの命令入力の１部又は全部とアドレス入力と
現在の機械状態を表わす分岐信号とによつて選定
される。ROM部及びPLA部に接続されたマルチ
プレクサはアドレスレジスタからのアドレス入力
の或るビツトをデコードしたものに基いてそれら
の出力を選択する。この出力はマイクロ命令及び
次の順番のマイクロ命令のアドレスを与える。マ
ルチプレクサからの次のアドレス出力を次のアド
レスのレジスタに接続するための手段も設けられ
る。

実施例 本発明のマイクロ命令記憶装置は、その実施例
を示す添付図面に関連した以下の詳細な説明より
充分明瞭に理解されるであろう。

本発明は、制御ワードを記憶するためのPLA
型及びROM型の構造体によつて形成された制御
メモリを有するコンピユータ制御部を構成するも
のである。第１図に示すリードオンリメモリ
（ROM）４は、データがメモリに永久的に記憶
され従つて読み取りしかできないランダム、アク
セス記憶装置である。このメモリは、完全にデコ
ードされた時に2ⁿ個の記憶位置を独自に確定する
ｎ個のアドレス入力を有する。EPROM、
PROM等の装置もこれと同じ種類に含まれる。

第１図に示すプログラム可能な論理配列体
（PLA）２は、２つの配列体より成り、その１方
は１組のアンド（AND）ゲートであり、そして
もう１方は１組のオア（OR）ゲートである。ア
ンドゲートはその入力信号としてｎ個の入力の真
及びその補数を有し、これは入力に所望の通りに
接続するようにプログラムすることができる。オ
アゲートはアンドゲートの出力からの入力を有
し、アンドゲート配列体のアンドゲートに対する
接続は所望の通りにプログラムすることができ
る。

ROM及びPLAの両構造体は、それぞれマイク
ロ命令及び次のアドレスから成る制御ワードを記
憶する。制御ワードを記憶するためのPLA型構
造体２及びROM型構造体４で作られたこの制御
メモリが第１図に示されている。各記憶構造体２
及び４はそれぞれ次のアドレスのレジスタ６から
それぞれライン１２および１４を通してアドレス
入力を受け取る。次のアドレスのレジスタ６は次
のアドレスのライン３０を経て最後の制御ワード
の次のアドレス部分を受け取る。又、PLA２は
命令レジスタ８およびデコードされるべき他の入
力の供給源から入力信号２２を受ける。デコード
されるべき他の入力には、例えば分岐目的のため
のプロセツサの状態（この状態は周知であるから
ここでは説明しない）に基く入力信号が含まれ
る。通常は、PLA構造体２のアンドゲートデコ
ーダ及びROM構造体４によつて入力信号の真及
びその補数の両方が使用される。

ROM構造体４は、制御ワードを実際に記憶す
るROM記憶配列体１６と、行アドレスデコーダ
配列体１８とを備えている。行アドレスデコーダ
配列体１８はアドレスの１部をその入力として受
け取り、そしてその出力はROM記憶配列体１６
の行選択ラインを作動させる。行デコーダ１８か
ら発出する各行選択ラインはROM記憶配列体１
６における或る数の制御ワードを選択し、次いで
そのうちの１つの制御ワードが次のアドレスのレ
ジスタ６からの残りのアドレスビツトの制御の下
で列マルチプレクサ２０によつて選択される。行
デコーダ１８は各々の行選択ライン上の多数の制
御ワードによつて共有されそして制御メモリの
PLA構造体２のアンドゲートデコーダより少数
の入力しか有していないということが、制御メモ
リをMOS／LSI構成要素として構成するために
要求されるシリコン面積を考慮する際に重要であ
る。

PLA構造体２は２つの部分即ちオアゲート配
列体２４及びアンドゲート配列体２６を備えてい
る。特殊な一実施例では、オアゲート配列体２４
は、各行選択ラインによつてそれぞれ１つの制御
ワードしか選択できないことを除いて、ROM４
の記憶配列体１６と同じ方法で構成される。アン
ドゲート配列体２６は、行デコーダ１８によつて
行なわれる作動と同様な作動、すなわち行選択ラ
インを作動させるデコーダとしての働きをする。
PLAは本質的に単一列であるから、行の選択は
オアゲート配列体２４における各各制御ワードの
選択と同等である。PLA構造体及びゲート配列
体２６はROM記憶配列体１６よりも、MOS／
LSI配置に要するチツプの表面積の量という点で
効率が悪い。なぜならば、各ワードに対して１つ
のデコーダアンドゲートが存在し、且つアンドゲ
ート配列体２６はROM４の行デコーダ１８より
多くの入力を有しているからである。制御ワード
当たり１つリデコーダアンドゲートしかない理由
は、アンドゲート配列体２６のプログラミングが
各制御ワードごとに独特でなければならないから
である。制御メモリのPLA構造体２に記憶され
た各制御ワードは、ライン１２を通して供給され
るアドレス入力の適当な状態及びライン２２を通
して供給されるデコードさるべき命令入力例えば
コンピユータの命令レジスタの内容によつてアク
セスされる。

PLAのオアゲート配列体２４とROMの記憶配
列体１６との選択は、次のアドレス１２のレジス
タ６に記憶されたアドレスからの或るビツト又は
ビツトの組合せから成る信号に応答してマルチプ
レクサ２８によつて行なわれる。選択に要するビ
ツト数はPLA２における行（アンドゲート）の
数、ROM４における行の数、及びROM４の各
行でアクセスされる制御ワードの数に左右され
る。

この制御メモリ組織においては、制御ワードが
メモリのいずれかの部分に存在することができる
ことに注目するのが重要である。命令レジスタ８
の内容を成る程度デコードすることおよびマイク
ロ命令シーケンスの分岐を生じるであろう機械の
状態をデコードすることによつてアクセスさるべ
き制御ワードはPLAのオアゲート配列体２４に
配置される。他方、命令および機械の状態に直接
的に依存しない他のワードはROMの記憶配列体
１６またはPLAのオアゲート配列体２４に配置
される。次々のワードは所望の記憶レンジにおい
て次のアドレスを指定することによりPLAおよ
びROMのいずれの構造体からも等しくアクセス
することができる。プログラムのマイクロ命令は
何らかの方法でROMの記憶配列体１６とPLAの
オアゲート配列体２４との間で混合することがで
きるもので、或る実施例においては、命令（また
は分岐条件）に直接的に依存するマイクロ命令は
PLAのオアゲート配列体２４内に存在すること
だけが必要である。適当な割り当てはマイクロプ
ログラムを作る時のアツセンブリプログラムによ
つて処理できる。

既に述べた様に、PLA構造体２のアンドゲー
ト配列体２６への入力は一般的にライン１２を通
して送られる次のアドレスのレジスタ６の内容の
真及びその補数と、命令レジスタ８からのライン
２２を通してPLA２に送られる命令のマイクロ
命令プログラムのシーケンシングを制御するのに
必要な部分とである。アンドゲート配列体２６は
ROM４の行デコーダ１８の場合の様に入力を完
全にデコードする必要はなく、各ワードをアクセ
スするのに必要なだけライン１２及び２２からの
入力信号をデコードすればよい。ライン１２から
の次のアドレスは、アンドゲート配列体２６にお
けるアンドゲートの群を選択する“マツピングコ
ード”として働く。各マツピングコードに対して
作動されるアンドゲートは命令レジスタ８からラ
イン２２を通して供給される命令入力のコードに
依存する。このプロセスについては以下に示す例
において述べる。PLA構造体２に割り当てられ
たアドレスレンジは必ずしも全部使用されない。
なぜならば、必要とされるマツピングコードの数
は必要とされるマツピングの数に等しいからであ
る。マツピングコードを次のアドレスとして使用
すると、制御ワードのアクセス作動が命令レジス
タ８のコード又は個々のビツト（またはマイクロ
シーケンスにおける分岐を決定する機械の状態）
に左右されるマイクロプログラムの点が表示され
る。実際にはこのマツピングは、マツピングが制
御アドレスを生じる他の形式の制御に関して前に
述べたマツピングと同様であるが、ここでは
PLA構造体２はマイクロ命令のアドレスではな
くて直接にマイクロ命令を生じる。これはマツピ
ングが制御ワードのアドレスしか与えない場合よ
りもマイクロ命令に対するより速やかなアクセス
を生じる。又、別の構造体ではなくて制御メモリ
においてマツピングを行なうことを可能ならしめ
る。各マツピングコードはアンドゲート配列体２
６において任意の数のアンドゲートを制御できる
ので、PLA構造体２に割り当てられたアドレス
及び利用可能なアンドゲートの数までの任意のマ
ツピング数を有することができる。時間損失なし
にマイクロプログラムのいかなる点においても命
令入力をマツピング又はテストすることを許すこ
とにより制御部に対して融通性が与えられる。更
に、アンドゲートは、“注意不要”入力、すなわ
ち、その状態が達成されるマツピングに影響を与
えない入力でプログラムすることができるので、
１つのレンジ又は１組のマツピングコード及び／
又は命令コードに応答する。これは、以下に述べ
るように制御ワードを変更する能力と結合された
時は、その結果として強力なマイクロプログラミ
ング技術を生じる。

オアゲート配列体２４はROM４の記憶配列体
１６と同様に制御ワードを発生する。各制御ワー
ドはアンドゲート配列体２６のアンドゲートの制
御の下でアクセスされる。この制御機構の１つの
独特の特徴は、１度に２つ以上のアンドゲートが
作動化された時にオアゲート配列体２４で論理機
能を実行できるということである。これは１度に
２つ以上のワードをアクセスせしめ、それにより
生じる出力は選択された全制御ワードの論理和又
は論理積である。行なわれる論理機能はオアゲー
ト配列体２４に対して用いられる論理極性の規定
に依存する。１又は０をオーバーライドした１つ
又はそれ以上の制御ワードを用いて別の制御ワー
ドを変更することができる。この変更はそのマイ
クロ命令又は制御ワードの次のアドレス部におい
て起生する。この技術を使用するには、制御ワー
ドの適正な変更が起るようにアドレス及びマイク
ロ命令のビツト及びコードを指定することが必要
である。例えば、１群のマイクロ命令をバイト作
動用にプログラムし、そして１つのバイトマイク
ロ命令と同時にアクセスされそのバイトマイクロ
命令と論理和または論理積される１つの変更ワー
ドによつてその群の全てのマイクロ命令をワード
作動用に変更することができる。この様な変更ワ
ードはバイト作動を指定するコード又はビツト
を、ワード作動を指定するコード又はビツトにオ
ーバーライドする。

第２図はPLA及びROMの結合構造体の組織を
示している。（添付図面においては同じ部品又は
対応する部品を同じ参照番号で示してあることに
注意されたい。）制御メモリはMOS／LSI型の構
成で実施される。従つてPLA及びROM構造体は
同じシリコンチツプに合体することができる。２
つの記憶構造体を合体することにより、２つの
別々の構造体を有する場合よりも制御構造体によ
つて占められる区域を或る程度減少させることが
できる。従来のROM設計では、出力マルチプレ
クサのレイアウトを容易にするために、或る特定
ビツトの例ビツトライン全部が互いに隣接して配
置される。第２図に示す実施例のようにPLA及
びROMが結合された時は、PLAのオア配列体の
個々のビツトラインを、第３図に示すように、
ROMの対応するROMの列ビツトラインと隣接
させかつ交互に介在させて配置することができ
る。ROM／PLA構成におけるROMとPLAとの
ビツトラインを交互に介在させて対応するビツト
ラインを互に隣接させて配置することにより相当
量のバスを削除し、ROMおよびPLAによつて占
められるチツプの区域は小型化されそして作動速
度が高くなる。PLAビツトライン１０３及び１
０４それぞれROMビツトライン１０１及び１０
２に隣接配置されて交互に介在されられることに
よりマルチプレクサ１０５の個々のアンドゲート
およびオアゲートへの接続が容易になることに注
意されたい。

大型のROM設計においては、行デコーダ配列
体を記憶配列体の中心に配置して、行選択ライン
をデコーダの両側から行デコーダ配列体から記憶
配列体の遠端に至る選択ラインの長さを効果的に
半分にする制御記憶配列体まで駆動することが一
般的である。これは行選択ラインの伝搬遅延を減
らすことによつてアクセス時間を速くする。この
様な技術は第２図に一般的に示されている。第２
図の結合構造体では、単一のアンドゲート／デコ
ーダ結合体４２が記憶配列体４４の中心に配置さ
れている。このアンドゲート／デコーダ結合体４
２はPLAのアンドゲート配列体及びROMのデコ
ーダ配列体として働く。各行選択ラインはそれぞ
れ１つのアンドゲートの出力によつて作動させら
れる。これらアンドゲートはそれぞれPLA構造
体から行選択ラインを経て送られる１つの制御ワ
ードに対してはPLAのアンドゲートとして働き、
そして行選択ライン上の他の制御ワードに対して
はROMのデコーダとして働く。

結合構造体のアンドゲート／デコーダ結合体４
２は２組の入力を有している。１方の組の入力１
４は第１図のライン１４を通して送られるROM
構造体４の入力と同じでありそして他方の組の入
力１２は第１図のライン１２を通して送られる
PLA構造体２の入力と同じである。アンドゲー
ト配列体４２のアンドゲートは、PLAのアンド
ゲートとROMのデコーダアンドゲートとの結合
体である。アンドゲート配列体４２を第２図の
PLAアンドゲートとして働かせるには、PLAの
組の入力が印加され且つROMの全ての入力は可
能化される。ROM入力の可能化はデコーダされ
たPLA入力だけを有効に通過させるのでアンド
ゲートはPLAプログラミングの機能を果たす。
同様に、このアンドゲート／デコーダ結合体４２
をROMデコーダとして働かせるには、ROMの
組の入力が印加され且つPLAの全ての入力が可
能化されデコードされたROM入力を有効に通過
させられる。結合アンドゲート配列体４２は、次
のアドレスがPLAに割当てられたアドレスレン
ジ内でにる時はPLAアンドゲートとして働く様
にされる。この時にはPLA列ビツトトラインの
１つが出力列マルチプレクサ４０によつて選択さ
れる。次のアドレスがROMに割当られたアドレ
スレンジ内である時は、アンドゲート／デコーダ
結合体４２がROMデコーダ１８として働く様に
され、そしてROM列ビツトラインの１つが出力
列マルチプレクサ４０によつて選択される。アン
ドゲート／デコーダ結合体４２は、ROMのビツ
トラインとPLAのビツトラインを交互に介在せ
しめそれと同時に行選択ラインをできるだけ短く
保つことを可能ならしめる。又、従来の構成では
一般的に存在していた１組のアンドゲートに対す
るロードプルアツプ回路またはプレチヤージ回路
と、それに組合わされるバツフア増巾器とが削除
されるので、チツプの区域も節減される。

ROM及びPLAの結合制御メモリの回路部分の
１例が第３図に示されている。この例は基本的な
ものであり説明の目的で示したに過ぎないが、こ
の基本的な技術は多数の様々な制御ワード及びア
ドレスビツト長さにも適用できる。

この例では、制御記憶装置１００のROM部に
４つと、PLA部に５つの合計９つの２ビツト制
御ワードがある。制御記憶装置１００は基本的に
半分に、すなわち第１図のROM記憶配列体１６
によつて発生されるべき制御ワード（または、図
示例においては制御ワードの部分）を発生する一
方の組のビツトライン１０１および１０２と、第
１図のオアゲート配列体２４によつて発生される
べき制御ワードの部分を発生する他方の組のビツ
トライン１０３および１０４とに分けられる。こ
れら２組のビツトラインは、アドレス入力３０４
（Ａ２およびＡ２の補数）の制御下にあるアンド
ゲート１０６乃至１０９とオアゲート１１０およ
び１１１とから成つていて、第１図のマルチプレ
クサ２８および第２図の列マルチプレクサ４０の
マルチプレクシング作用を行なうマルチプレクサ
１０５によつてマルチプレクスされる。に示す例
は、アンドゲート／デコーダ結合体を記憶配列体
の中心に配置しそして行選択ラインをデコーダ配
列体の両側から駆動するという第２図の技術を明
白に示すものではないことに注意されたい。第２
図の構成は、行選択ビツトライン２００乃至２０
４を左方に延ばし且つ右側にある増巾器７００乃
至７０４及び制御記憶装置１００を鏡像的に左側
にも配置することによつて容易に達成できる。

５本の行選択ライン２００乃至２０４がある
が、ROMに対してはそのうちの４本２００乃至
２０３だけが使用され、そしてPLAに対しては
５本が使用される。（このPLAだけに使用される
余分の行選択ラインは第５番目のROMワードに
対してスペースが存在するので若干効率が悪い
が、ROMのアドレス入力３０３及び３０４が既
に完全に利用されているので第５番目のROMワ
ードを実施することができない。）この制御メモ
リへの入力は10本あり。即ちＡ０，Ａ１及びＡ２
と示された３本のアドレスライン及びその補数ラ
イン（アドレス入力３００，３０１及び３０４）
と、Ｉ０及びＩ１と示された２本の命令レジスタ
ライン及びその補数ライン（命令入力３０２及び
３０３）との10本である。アドレス入力３０４は
ROMとPLAとの間の選択を行なうためにマルチ
プレクサ１０５を可能化させる。アドレス入力Ａ
２^*が与えられてアドレス入力Ａ２が与えられな
い時はROMが選択され、ROMのビツトライン
１０１及び１０２からの信号が２つの出力ライン
６００及び６０１に伝送され、そしてアンドゲー
ト／デコーダ結合体のPLAアンドゲート部分の
８本のPLA入力（オアゲート５００乃至５０７
を通る入力）が付勢される。アドレス入力３０４
アドレス入力Ａ２が与えられアドレス入力Ａ２^*
が与えられない時は、PLAのビツトライン１０
３及び１０４からの信号が２つの出力ライン６０
０及び６０１に伝送され、アンドゲート／デコー
ダ結合体のROMデコーダ部分の４つの入力（オ
アゲート４００乃至４０３を通る入力）が付勢さ
れる。

第３図の例では、多数のゲートが半分黒ぬりの
丸と交差線とで表わされている。点線で分離され
た第１の向きと２つのゲート８００が第４ａ図に
示されている。これらのゲート８００の丸の黒ぬ
り部分９９はゲート入力を示している。入力ライ
ン８１１及び８１２がゲート入力９９に接続され
る。何れかのライン（ここではライン８２０）が
入力ライン（ここでは８１１及び８１２）に対し
て直交しそして丸９８を二分する時に完全なゲー
トが示される。。それ故、第４ａ図のライン８２
０は出力ラインとして働く。ROM／FET型の構
成で制御メモリを実施する場合の１例が第４ｂ図
に示されている。トランジスタの“ゲート”端子
８０１は第４ａ図のゲート入力９９と同様に働
き、そして入力ライン８１１及び８１２に接続さ
れる。トランジスタの“ドレイン）端子８０２は
入力ライン８１１及び８１２に直交する出力ライ
ン８２０に接続される。トランジスタの“ソー
ス”端子８０３は論理接地点８０４に接続され
る。第３図の第２の向きにあるゲート９００は、
供給ライン及びゲートの接続が反時計方向に90゜
回転される以外はゲート８００と同様に働く。

第３図に示された制御メモリのコードの一例が
第５図に示されている。アドレスビツトＡ２が０
である初めの４つのアドレス（すなわち２進アド
レス値０００乃至０１１）はメモリのROM部分
に記憶された４つのワードをアクセスする。アド
レスツトＡ２が１である６つのアドレス１００及
び１０１はマツピングコードとして働き、メモリ
のPLA部分の１部を可能化させる。第３図の
PLAアンドゲート配列体からの信号に応答して
制御記憶装置１００により発生される実際のワー
ドは、命令レジスタからの命令入力３０２及び３
０３のコードに依存する。１００というアドレス
入力及び任意の値の命令入力（第５図の表におけ
る記号“Ｘ”は、この“Ｘ”で表わされた信号の
如何なる値に対しても指示された出力信号を発生
することを示す）は、０のデフオルト出力を発生
することを注意され度い。オーバーライドの原理
が、全て１０１という変換コードアドレス入力に
よつて可能化され第５図の表の最後の３つの入力
に示されている。第５図の表の最後の２つの入力
は相互に排他的であり、これは命令入力３０２
（すなわち、第１図および第２図の命令レジスタ
４８からの信号Ｉ１）と独立していることを意味
し、そしてそれぞれ１０及び０１という出力を生
じる。第５図の表の最後から３番目の入力は命令
入力３０２の関数である。入力３０２が与えられ
た時は、この入力は最後の２つの入力のうちの１
つと共に選択される。それにより生じる出力は選
択されたワードの論理和であり、即ちこの場合は
１０の又は１１である。

以上の例に示した考え方は、多数の色々な処理
システムに、同じ効果を持つて適用できる。本発
明から逸脱せずに多数の変更がなされ得ることが
当業者に明らかであろう。それ故、特許請求の範
囲には本発明の範囲内に入るこの様な変更が全て
包含されるものとする。

【図面の簡単な説明】

第１図は本発明を実施するのに用いられるマイ
クロプログラム制御メモリのプロツク図、第２図
は本発明の１実施例のブロツク図であつて、
PLA構造体とROM構造体とが交互に合併され、
従つてPLAの単１列ビツトラインがそれに対応
するROMの列ビツトラインと共に配置し得られ
ることを示した図、第３図はROM及びPLAの結
合制御メモリを例示した図であつて、９個の２ビ
ツト制御ワードと１つの２ビツト制御出力がある
ことを示した図、第４ａ図及び第４ｂ図は第３図
のゲートとして用いられた記号を概略的に示した
図、そして第５図は第３図の制御メモリのコード
を縮約して示した表である。 ２……PLA構造体、４……ROM構造体、６…
…次のアドレスのレジスタ、８……命令レジス
タ、１６……ROMの記憶配列体、１８……
ROMの行デコーダ、２４……PLAのオアゲート
配列体、２６……PLAのアンドゲート配列体、
２８……マルチプレクサ、４０……列マルチプレ
クサ、４２……アンドゲート／デコーダ結合体、
４４……記憶配列体。

Claims (1)

1. 【特許請求の範囲】 １ 命令および前の制御に応答してそれぞれ次の
   アドレス部分を含む制御ワードを発生するため
   に、データ処理装置における制御装置からの制御
   ワードに応答して作動を行う処理手段を含むプロ
   セツサにおいて使用するための制御装置であつ
   て、 (a) 命令を受け取つて記憶するための命令記憶手
   段と； (b) 次のアドレス部分を受け取つて記憶するため
   の次のアドレス部分記憶手段と； (c) (i)前記命令記憶手段の内容および前記次のア
   ドレス部分記憶手段の内容に応答して制御ワー
   ドを出力信号として発生し且つ前記次のアドレ
   ス部分記憶手段の内容にのみ応答して制御ワー
   ドを出力信号として発生するように前記命令記
   憶手段および前記次のアドレス部分記憶手段に
   接続されたプログラム可能な論理配列体手段
   と、(ii)前記次のアドレス部分記憶手段の内容に
   のみ応答して制御ワードを出力信号として発生
   するように前記次のアドレス部分記憶手段に接
   続されたリードオンリメモリ手段と、を含んで
   いる制御ワード発生手段と； (d) 前記次のアドレス部分記憶手段の内容に応答
   して前記プログラム可能な論理配列体手段また
   は前記リードオンリメモリ手段からの制御ワー
   ド出力信号を選択的に前記処理手段へ伝送する
   ように前記プログラム可能な論理配列体手段お
   よび前記リードオンリメモリ手段に接続された
   選択的伝送手段と； を具備していることを特徴とする制御装置。 ２ 前記選択的伝送手段は、さらに、選択された
   制御ワード出力信号の次のアドレス部分を前記次
   のアドレス部分記憶手段へ伝送するように、前記
   次のアドレス部分記憶手段に接続されている特許
   請求の範囲第１項記載の制御装置。 ３ 前記リードオンリメモリ手段は、前記次のア
   ドレス部分記憶手段の内容に応答して制御ワード
   出力信号を発生するように、前記次のアドレス部
   分記憶手段に接続されたアドレス信号入力を有す
   るリードオンリメモリを含む特許請求の範囲第１
   項記載の制御装置。 ４ (a) 前記プログラム可能な論理配列体手段
   は、 (i) 前記選択的伝送手段に接続されそれぞれ１
   つの制御ワードを記憶する複数個のアドレス
   可能な記憶場所を有する第１の記憶手段と、 (ii) 前記命令記憶手段および前記次のアドレス
   部分記憶手段の内容からアドレスを発生する
   ように前記第１の記憶手段、前記命令記憶手
   段および前記次のアドレス部分記憶手段に接
   続されており、且つ発生されたアドレスを前
   記第１の記憶手段に結合させる第１のデコー
   ダ手段と、 を含んでおり、前記第１の記憶手段は、アドレ
   スされた記憶場所の内容を前記選択的伝送手段
   へ結合させるための結合手段を含んでおり； (b) 前記リードオンリメモリ手段は、 (i) 前記選択的伝送手段に接続されそれぞれ１
   つの制御ワードを記憶する複数個のアドレス
   可能な記憶場所を有する第２の記憶手段と、 (ii) 前記次のアドレス部分記憶手段の内容から
   アドレスを発生するように前記第２の記憶手
   段および前記次のアドレス部分記憶手段に接
   続されており、且つ発生されたアドレスを前
   記第２の記憶手段に結合させる第２のデコー
   ド手段と、 を含んでおり、前記第２の記憶手段は、アドレ
   スされた記憶場所の内容を前記選択的伝送手段
   へ結合させるための結合手段をさらに有してい
   る； 特許請求の範囲第１項記載の制御装置。 ５ (a) 前記第１のデコーダ手段は、それぞれ前
   記命令記憶手段および前記次のアドレス部分記
   憶手段に接続された入力と、前記第１の記憶手
   段の１つの記憶場所に接続された出力とを有し
   ていて、前記命令記憶手段および前記次のアド
   レス部分の内容に応答して出力信号を発生し、
   前記出力が接続された第１の記憶手段の記憶場
   所の内容を前記選択的伝送手段に結合させるよ
   うに前記プログラム可能な論理配列体手段を可
   能化させる複数個の第１のコインシデンスゲー
   ト手段を含み； (b) 前前記第２のデコーダ手段は、それぞれ前記
   次のアドレス部分記憶手段に接続された入力
   と、前記第２の記憶手段の１つの記憶場所に接
   続された出力とを有していて、前記次のアドレ
   ス部分記憶手段の内容に応答して出力信号を発
   生し、前記出力が接続された第２の記憶手段の
   記憶場所の内容を前記選択的伝送手段に結合さ
   せるように前記第２の記憶手段を可能化させる
   複数個の第２のコインシデンスゲート手段を含
   んでいる； 特許請求の範囲第４項記載の制御装置。 ６ 前記第１のコインシデンスゲート手段および
   第２のコインシデンスゲート手段の各々は、いず
   れもそれぞれのラインに接続された少なくとも１
   つの回路素子と出力とを有する制御ラインによつ
   て形成されていて、前記各回路素子は、前記命令
   記憶手段の１個のステージまたは前記次のアドレ
   ス部分記憶手段によつて付勢され、前記制御ライ
   ンは、そのラインに接続された全ての回路素子が
   付勢された時にだけ出力信号を伝送する、特許請
   求の範囲第５項記載の制御装置。 ７ 前記第１のコインシデンスゲート手段の少な
   くとも１個と前記第２のコインシデンスゲート手
   段の１個とは、同一の制御ラインを共用してお
   り、前記選択的伝送手段が前記リードオンリメモ
   リ手段から制御ワード出力信号を伝送する時は前
   記第１のコインイデンスゲート手段の回路素子と
   関連させられた全ての回路素子を選択的に付勢
   し、また前記選択的伝送手段が前記プログラム可
   能な論理配列体手段から制御ワード出力信号を伝
   送する時は前記第２のコインシデンスゲート手段
   の回路素子と関連させられた全ての回路素子を選
   択的に付勢するための手段を備えている、特許請
   求の範囲第６項記載の制御装置。 ８ 前記第１の記憶手段および第２の記憶手段の
   各々は、いずれもそれぞれそのラインに接続され
   た少なくとも１つの回路素子と前記選択的伝送手
   段に接続された出力とを有する複数個の制御ライ
   ンによつて形成されていて、前記第１の記憶手段
   の回路素子の各々は、それぞれ前記第１のコイン
   シデンスゲート手段の制御ラインに接続された入
   力を有し、また前記第２の記憶手段の回路素子の
   各々は、それぞれ前記第２のコインシデンスゲー
   ト手段の制御ラインに接続された入力を有し、前
   記第１の記憶手段の各制御ラインは、それぞれそ
   れらに接続された少なくとも１つの回路素子が付
   勢された時に出力信号を伝送する、特許請求の範
   囲第６項記載の制御装置。