JPH0117181B2

JPH0117181B2 -

Info

Publication number: JPH0117181B2
Application number: JP57110158A
Authority: JP
Inventors: Kenichi Taki
Original assignee: Hitachi Shipbuilding and Engineering Co Ltd
Current assignee: Kanadevia Corp
Priority date: 1982-06-25
Filing date: 1982-06-25
Publication date: 1989-03-29
Also published as: JPS59751A

Description

【発明の詳細な説明】この発明は、電子計算機の誤動作や非制御状態
の発生を防止するための電子計算機の故障検出方
法に関し、制御信号の異状をすみやかに検出しよ
うとするものである。

従来、電子計算機（以下電算機と称する）は、
中央処理装置（以下CPUと称する）などの制御
装置すなわちバスマスターと、メモリや入出力イ
ンターフエースなどの周辺装置とが情報電送路で
あるバスラインにより接続されている。

そしてたとえば、複数のバスマスターを備えた
マイクロコンピユータは、第１図に示すように、
第１ないし第Ｎバスマスター１ａ〜１ｎと、メモ
リ２のデコーダ２ａと、入出力インターフエース
３のデコーダ３ａとが、バスライン４のアドレス
バス４ａ、データバス４ｂ、コントロールバス４
ｃそれぞれを介して接続され、たとえばバスマス
ター１ａによりメモリ２のデータを読み出す場合
は、バスマスター１ａによりバスライン４を介し
てメモリ２がアクセスされる間にバスマスター１
ａに論理１（以下“１”と称する）の第１制御信
号Saが発生するとともに、第２図ａに示すよう
に、バスマスター１ａからアドレスバス４ａを介
してメモリ２のデコーダ２ａにアドレス信号AD
が出力され、さらに、同図ｂに示すように、バス
マスター１ａからコントロールバス４ｃ、読み出
し制御ラインrmを介してデコーダ２ａに論理０
（以下“０”と称する）の読み出し制御信号RCm
が出力されてメモリ２の所定アドレスのデータ
DTの読み出しが指令され、同図ｃに示すよう
に、所定アドレスのデータDTがデコーダ２ａに
呼び出されるとともに、同図ｄに示すように、メ
モリ２のデータ入出力可能期間に、デコーダ２ａ
から応答ラインxm、コントロールバス４ｃを介
してバスマスター１ａに、第２制御信号すなわち
“０”の応答信号XKが出力され、該応答信号XK
の出力期間に、メモリ２から読み出された所定ア
ドレスのデータDTがデータバス４ｂを各してバ
スマスター１ａに取り込まれる。なお、他のバス
マスターたとえばバスマスター１ｎによりメモリ
２のデータDTを読み出す場合にも、バスマスタ
ー１ｎに第１制御信号Saが発生し、前述と同様
の動作により、メモリ２のデータDTがバスマス
ター１ｎに取り込まれる。

つぎに、たとえばバスマスター１ａによりメモ
リ２にデータDTを書き込む場合は、メモリ２の
データDTを読み出す場合と同様に、バスマスタ
ー１ａによりメモリ２がアクセスされる間にバス
マスター１ａに第１制御信号Saが発生するとと
もに、第３図ａに示すように、バスマスター１ａ
からアドレスバス４ａを介してデコーダ２ａにア
ドレス信号ADが出力され、さらに、同図ｂに示
すように、バスマスター１ａからコントロールバ
ス４ｃ、書き込み制御ラインwmを介してデコー
ダ２ａに“０”の書き込み制御信号が出力されて
メモリ２の所定アドレスへのデータDTの書き込
みが指令され、同図ｃに示すように、バスマスタ
ー１ａからデータDTが出力されるとともに、同
図ｄに示すように、メモリ２のデータ入出力可能
期間に、デコーダ２ａから応答ラインxm、コン
トロールバス４ｃを介してバスマスター１ａに応
答信号XKが出力され、該応答信号XKの出力期
間に、バスマスター１ａから出力されたデータ
DTがデコーダ２ａを介してメモリの所定アドレ
スに書き込まれる。なお、他のバスマスターたと
えばバスマスター１ｎによりメモリ２にデータ
DTを書き込む場合にも、バスマスター１ｎに第
１制御信号Saが発生し、前述と同様の動作によ
り、バスマスター１ｎから出力されたデータDT
がメモリ２に書き込まれる。

さらに、たとえばバスマスター１ａにインター
フエース３のデータDTを読み出す場合は、バス
マスター１ａによりバスライン４を介してインタ
ーフエース３がアクセスされる間に、バスマスタ
ー１ａに第１制御信号Saが発生するとともに、
第４図ａに示すように、バスマスター１ａからア
ドレスバス４ａを介してデコーダ３ａにアドレス
信号ADが出力され、さらに、同図ｂに示すよう
に、バスマスター１ａからコントロールバス４
ｃ、読み出し制御ラインriを介してデコーダ３ａ
に“０”の読み出し制御信号RCiが出力されてイ
ンターフエース３の所定アドレスのデータDTの
読み出しが指令され、同図ｃに示すように、所定
アドレスのデータDTがデコーダ３ａに呼び出さ
れるとともに、同図ｄに示すように、インターフ
エース３の入出力可能期間に、デコーダ３ａから
応答ラインxi、コントロールバス４ｃを介してバ
スマスター１ａに応答信号XKが出力され、応答
信号XKの出力期間に、インターフエース３から
読み出された所定アドレスのデータDTがバスマ
スター１ａに取り込まれる。なお、他のバスマス
ターたとえばバスマスター１ｎによりインターフ
エース３のデータDTを読み出す場合にも、バス
マスター１ｎに第１制御信号Saが発生し、前述
と同様の動作により、バスマスター１ｎにインタ
ーフエース３のデータDTが取り込まれる。

また、たとえばバスマスター１ａによりインタ
ーフエース３にデータDTを書き込む場合は、バ
スマスター１ａによりインターフエース３がアク
セスされる間に、バスマスター１ａに第１制御信
号Saが発生するとともに、第５図ａに示すよう
に、バスマスター１ａからアドレスバス４ａを介
してデコーダ３ａにアドレス信号ADが出力さ
れ、さらに、同図ｂに示すように、バスマスター
１ａからコントロールバス４ｃ、書き込み制御ラ
インwiを介してデコーダ３ａに書き込み制御信
号WCiが出力されてインターフエース３の所定ア
ドレスへのデータDTの書き込みが指令され、同
図ｃに示すように、バスマスター１ａからデータ
DTが出力されるとともに、同図ｄに示すよう
に、インターフエース３の入出力可能期間に、デ
コーダ３ａから応答ラインxi、コントロールバス
４ｃを介してバスマスター１ａに応答信号XKが
出力され、応答信号XKの出力期間に、データバ
ス１ａのデータDTがデコーダ３ａを介してイン
ターフエース３の所定アドレスに書き込まれる。
なお、他のバスマスターたとえばバスマスター１
ｎによりインターフエース３にデータを書き込む
場合にも、バスマスター１ｎに第１制御信号Sa
が発生し、前述と同様の動作により、バスマスタ
ー１ｎから出力されたデータDTがインターフエ
ース３に書き込まれる。

すなわち、各バスマスター１ａ〜１ｎによりメ
モリ２、インターフエース３それぞれのデータ
DTの読み出しおよび書き込みを行なうときは、
各バスマスター１ａ〜１ｎそれぞれがバスライン
４を介してメモリ２、インターフエース３それぞ
れをアクセスする間に、各バスマスター１ａ〜１
ｎそれぞれに第１制御信号Saが発生し、メモリ
２、インターフエース３がアクセスされる間であ
る第１制御信号Saの出力期間において、メモリ
２、インターフエース３それぞれにデータDTの
読み出しを指令するときは、各バスマスター１ａ
〜１ｎそれぞれからアドレス信号ADとともに読
み出し制御信号RCm，RCiが出力され、メモリ
２、インターフエース３それぞれにデータDTの
書き込みを指令するときは、各バスマスター１ａ
〜１ｎそれぞれからアドレス信号ADとともに書
き込み制御信号WCm，WCiが出力され、第３制
御信号である読み出し制御信号RCm，RCiおよ
び書き込み制御信号WCm，WCiそれぞれによ
り、メモリ２、インターフエース３それぞれから
のデータDTの出力および入力が指令され、メモ
リ２、インターフエース３それぞれがデータDT
の入力および出力可能状態になるデータ入出力可
能期間に、メモリ２、インターフエース３それぞ
れから各バスマスター１ａ〜１ｎそれぞれに第２
制御信号である応答信号XKが出力され、応答信
号XKの出力期間にデータDTの読み出しおよび
書き込みそれぞれが行なわれる。なお、割り込み
ベクターの受信においても同様である。

ところで第１制御信号Sa、各制御信号RCm，
RCi，WCm，WCiおよび応答信号XKにより、各
バスマスター１ａ〜１ｎおよびメモリ２、インタ
ーフエース３の動作タイミングが制御されるた
め、第１制御信号Saの出力期間に、各制御装置
RCm，RCi，WCm，WCiのメモリ２またはイン
ターフエース３への出力および、応答信号XKの
バスマスター１ａ〜１ｎへの出力が行なわれない
場合や、第１制御信号Saの出力されない非出力
期間に、各制御信号RCm，RCi，WCm，WCiの
メモリ２またはインターフエース３への出力およ
び、応答信号XKのバスマスター１ａ〜１ｎへの
出力が行なわれた場合、すなわちバスライン４を
介した制御信号に異状が発生した場合には、正常
な動作を行なえなくなる。

そしてたとえばメモリ２のデータDTを読み出
す場合に、バスライン４に設けられた読み出し制
御信号RCmの回路が故障し、制御に無関係に
“０”の読み出し制御信号RCmがメモリ２に出力
され続けると、各バスマスター１ａ〜１ｎそれぞ
れのアクセスと無関係に、データバス４ｂにメモ
リ２のデータDTが出力され、電算機が誤動作し
たり暴走したりする。

逆に、前述の読み出し制御信号RCmの回路が
故障し、読み出し制御信号RCmがメモリ２に出
力されなくなり、読み出し制御ラインrmが“１”
に保持され続けると、メモリ２から応答信号XK
が出力されなくなり、メモリ２をアクセスしたバ
スマスター１ａ〜１ｎは、応答信号XKの入力を
待ち続ける待機状態に保持される。

また、バスライン４の応答信号XKの回路が故
障し、メモリ２をアクセスしたバスマスター１ａ
〜１ｎに応答信号XKが出力されなくなつたとき
にも、当該バスマスター１ａ〜１ｎが待機状態に
保持される。

したがつて故障により制御信号に異状が発生し
た場合には、すみやかに制御信号の異状を検知し
て適切な故障修理を行ない、制御信号の異状にも
とづく誤動作や暴走などの２次障害の発生を防止
する必要がある。

しかし、従来のマイクロコンピユータなどに
は、前述の制御信号の異状を検知する手段がな
く、制御信号の異状にもとづく誤動作や暴走など
の２次障害の発生を防止することが困難である。

この発明は、前記の点に留意してなされたもの
であり、中央処理装置などの制御装置によりバス
ラインを介してメモリや入出力インターフエース
などの周辺装置をアクセスする間に前記制御装置
に生じる第１制御信号と、前記制御装置のアクセ
スにより前記周辺装置のデータ入出力可能期間に
前記周辺装置から前記バスラインを介して前記制
御装置に応答出力される第２制御信号と、前記制
御装置から前記バスラインを介して前記周辺装置
に出力される前記周辺装置のデータ入出力指令用
の第３制御信号とが入力される故障検出回路を備
え、該故障検出回路により、第１制御信号の発生
期間の前記第２制御信号または第３制御信号の非
出力および、第１制御信号の非発生期間の前記第
２制御信号または前記第３制御信号の出力から故
障を検出し、前記故障検出回路から故障検出信号
を出力することを特徴とする電子計算機の故障検
出方法である。

したがつて第１制御信号の発生期間すなわち制
御装置により周辺装置がアクセスされた場合に何
らかの故障が発生し、第２制御信号が制御装置に
出力されなくなつたり、第３制御信号が周辺装置
に出力されなくなつたりすると、故障検出回路か
ら故障検出信号が出力され、同様に、第１制御信
号の非発生期間すなわち制御装置により周辺装置
がアクセスされない間に何らかの故障が発生し、
制御装置に第２制御信号が出力されたり、周辺装
置に第３制御信号が出力されたりすると、故障検
出回路から故障検出信号が出力され、故障検出回
路により故障による制御信号の異状を確実かつす
みやかに検出することができ、故障検出信号にも
とづき故障箇所をすみやかに修復して誤動作や暴
走などの２次障害の発生を防止することができ、
信頼性を向上させることができる。

つぎに、この発明の電子計算機の故障検出方法
の第１実施例を、第６図以下の図面とともに説明
する。

第６図においてIaは第１図のコントロールバス
４ｃ、読み出し制御ラインrmを介してデコーダ
２ａに送出される“０”の読み出し制御信号
RCmが入力される第１入力端子、Ibはコントロ
ールバス４ｃ、書き込み制御ラインwmを介して
デコーダ２ａに送出される“０”の書き込み制御
信号WCmが入力される第２入力端子、Icはコン
トロールバス４ｃ、読み出し制御ラインriを介し
てデコーダ３ａに送出される“０”の読み出し制
御信号RCiが入力される第３入力端子、Idはコン
トロールバス４ｃ、書き込み制御ラインwiを介
してデコーダ３ａに送出される“０”の書き込み
制御信号WCiが入力される第４入力端子、Ieはデ
コーダ２ａ，３ａそれぞれから応答ラインxm，
xiそれぞれおよびコントロールバス４ｃを介して
各バスマスター１ａ〜１ｎそれぞれに送出される
“０”の応答信号XKが入力される第５入力端子、
Ifは各バスマスター１ａ〜１ｎそれぞれに発生す
る第１制御信号Saが入力される第６入力端子で
ある。

そして第１ないし第４入力端子Ia〜Idに故障検
出回路５に設けられた４入力型のナンドゲート５
ａの各入力端子それぞれが接続され、各制御信号
RCm，RCi，WCm，WCiのいずれか１つでもメ
モリ２またはインターフエース３に出力される
と、ナンドゲート５ａから“１”のゲート信号が
出力される。

また、第５入力端子Ieに故障検出回路５に設け
られた第１インバータ５ｂの入力端子が接続さ
れ、第５入力端子Ieに応答信号XKが入力される
間、第１インバータ５ｂから“１”の反転信号が
出力される。

さらに、第６入力端子Ifに故障検出回路５に設
けられた第１フリツプフロツプ５ｃのトリガ入力
端子taが接続され、第６入力端子Ifに第１制御信
号Saが入力され、第６信号入力端子Ifのレベルが
“０”から“１”に立ち上がるときに第１フリツ
プフロツプ５ｃがトリガされ、トリガされたとき
の第１フリツプフロツプ５ｃのデータ入力端子
daのレベルが保持されてＱ出力端子qaから第２
インバータ５ｄに出力される。

そしてナンドゲート５ａのゲート信号、第１イ
ンバータ５ｂの反転信号および、Ｑ出力端子qa
の出力信号が３入力型第１オアゲート５ｅに入力
されるとともに、第１オアゲート５ｅの出力信号
がデータ入力端子daに入力されるため、何らか
の故障により、各制御信号RCm，RCi，WCm，
WCiのいずれか１つでもメモリ２またはインター
フエース３に出力され続け、ナンドゲート５ａの
ゲート信号が“１”になる間に、いずれかのバス
マスター１ａ〜１ｎによるメモリ２またはインタ
ーフエース３のアクセスにより、第１制御信号
Saが第６入力端子Ifに入力されると、第１制御信
号Saの入力により第６入力端子Ifのレベルが
“０”から“１”に立ち上がり、第１フリツプフ
ロツプ５ｃがトリガされる。

ところで、第１フリツプフロツプ５ｃがトリガ
されたときには、第５入力端子Ieに応答信号XK
が入力されていないため、第１インバータ５ｂの
反転信号が“０”に保持され、さらに、第１フリ
ツプフロツプ５ｃのＱ出力端子qaの出力信号も
“０”に保持されている。

したがつていずれかのバスマスター１ａ〜１ｎ
のアクセスにより第１フリツプフロツプ５ｃがト
リガされたときに、各制御信号RCm，RCi，
WCm，WCiのいずれか１つでもメモリ２または
インターフエース３に出力されていれば、ナンド
ゲート５ａの“１”のゲート信号により、第１オ
アゲート５ｅから第１フリツプフロツプ５ｃのデ
ータ入力端子５ｅに“１”のゲート信号が出力さ
れ、該ゲート信号が第１フリツプフロツプ５ｃに
保持されて第１フリツプフロツプ５ｃのＱ出力端
子qaの出力信号が“１”になる。

そして第１フリツプフロツプ５ｃのＱ出力端子
qaの出力信号が“１”になると、第２インバー
タ５ｄから第１出力端子Oaに、“０”の故障検出
信号が出力される。

なお、故障検出信号が出力されないときは、第
１出力端子Oaのレベルが第１抵抗５ｆを介した
電源端子Vaの電圧により“１”に保持される。

また、いずれかのバスマスター１ａ〜１ｎのア
クセスにより第１フリツプフロツプ５ｃがトリガ
されたときに、何らかの故障によりバスマスター
１ａ〜１ｎに応答信号XKが出力され続けていれ
ば、第１インバータ５ｂの反転信号が“１”に保
持されるため、第１オアゲート５ｅから第１フリ
ツプフロツプ５ｃのデータ入力端子daに“１”
のゲート信号が出力され、前述と同様に、第２イ
ンバータ５ｄから第１出力端子Qaに“０”の故
障検出信号が出力される。

さらに、故障検出回路５に、ナンドゲート５ａ
のゲート信号が入力される第３インバータ５ｇ、
該インバータ５ｇの反転信号および第５入力端子
Ieの応答信号XKが入力される３入力型の第２オ
アゲート５ｈ、該オアゲート５ｈのゲート信号が
データ入力端子dbに入力されるとともにトリガ
入力端子tbおよびＱ出力端子qbを備えた第２フ
リツプフロツプ５ｉ、該フリツプフロツプ５ｉの
Ｑ出力端子qbと第１出力端子Oaとの間に設けら
れた第３インバータ５ｊと、第５入力端子Ieの応
答信号XKがクリア端子clに入力されるとともに
第６入力端子Ifの第１制御信号Saがトリガ入力端
子tcに入力され、出力端子が第２フリツプフ
ロツプ５ｉのトリガ入力端子tbおよび第２出力端
子Obに接続されたマルチバイブレータ５ｋと、
電源端子Vbに接続された抵抗５ｌおよび該抵抗
５ｌを介した電源電圧が印加されるコンデンサ５
ｍからなるマルチバイブレータ５ｋの時定数回路
５ｎとが設けられている。

そしていずれかのバスマスター１ａ〜１ｎによ
りメモリ２またはインターフエース３がアクセス
されたときに、何らかの故障により各制御信号
RCm，RCi，WCm，WCiのいずれもがメモリ２
またはインターフエース３に出力されず、ナンド
ゲート５ａのゲート信号が“０”に保持され続け
ると、第３インバータ５ｇの反転信号が“１”に
保持される。

一方、マルチバイブレータ５ｋが、応答信号
XKの入力、すなわち第５入力端子Ieのレベルの
“１”から“０”への立ち下がりによりクリアさ
れ、いずれかのバスマスター１ａ〜１ｎによるメ
モリ２またはインターフエース３のアクセスが行
なわれる前には、マルチバイブレータ５ｋの出
力端子の出力信号が“１”に保持され、出
力端子の“１”の出力信号が、第２出力端子
Obを介して各バスマスター１ａ〜１ｎに送出さ
れ、このとき第２出力端子Obを介した“１”の
出力信号がいわゆるレデイー信号（READY信
号）として各バスマスター１ａ〜１ｎに送出され
るため、メモリ２およびインターフエース３のア
クセスが行なわれていないことが、各バスマスタ
ー１ａ〜１ｎに検知される。

ところで各制御信号RCm，RCi，WCm，WCi
および応答信号XKに異状がない場合は、いずれ
かのバスマスター１ａ〜１ｎにより、たとえばta
時にメモリ２またはインターフエース３がアクセ
スされ始めると、第７図ａの実線に示すように、
第６入力端子Ifに、ta時から第１制御信号Saが入
力され、ta時に第６入力端子Ifのレベルが“０”
から“１”に立ち上がる。

そして、第６入力端子Ifのレベルの“０”から
“１”への立ち上がりによりマルチバイブレータ
５がトリガされ、第７図ｂの実線に示すように、
ta時に、マルチバイブレータ５の出力端子の
出力信号が“１”から“０”に反転し、第２出力
端子Obから出力されていたレデイー信号がしや
断されるとともに、時定数回路５ｎにより定まる
所定期間Ｔだけ出力端子の出力信号が“０”
に保持され始める。

また、第７図ｃの実線に示すように、tb時にい
ずれかの制御信号RCm，RCi，WCm，WCiがメ
モリ２またはインターフエース３に出力され、ナ
ンドゲート５ａのゲート信号が“０”から“１”
に反転し、第３インバータ５ｇから第２オアゲー
ト５ｈに“０”の反転信号が出力される。

さらに、tc時にメモリ２またはインターフエー
ス３がデータDTの入力可能状態または出力可能
状態になり、第７図ｄの実線に示すように、メモ
リ２またはインターフエース３から応答信号XK
が出力され、tc時に第５入力端子Ieのレベルが
“１”から“０”に立ち下がる。

そして第５入力端子Ieのレベルの“１”から
“０”の立ち下がりにより、所定期間Ｔの経過す
る前にマルチバイブレータ５ｋがクリアされ、第
７図ｂの実線に示すように、tc時に出力端子qc
の出力信号が“０”から“１”に反転し、第２出
力端子Obからレデイー信号が出力されるととも
に、第２フリツプフロツプ５ｉがトリガされる。

しかし、tc時には第３インバータ５ｇの反転信
号が“０”に保持されるとともに、Ｑ出力端子
qbの出力信号が“０”に保持されるため、第２
オアゲート５ｈのゲート信号が“０”になり、Ｑ
出力端子qbの出力信号が“０”に保持され続け、
第４インバータ５ｊの反転信号が“１”に保持さ
れる。

一方、tc時には第１フリツプフロツプ５ｃがト
リガされないため、Ｑ出力端子qaの出力信号が
“０”に保持され、第２インバータ５ｄの反転信
号も“１”に保持される。

そこで各制御信号RCm，RCi，WCm，WCiお
よび応答信号XKに異状がない場合は、第１出力
端子Oaに故障検出信号が出力されない。

つぎに、何らかの故障により、tb時に各制御信
号RCm，RCi，WCm，WCiのいずれもがメモリ
２またはインターフエース３に出力されていなけ
れば、tc時に第３インバータ５ｇの反転信号が
“１”になるため、第２オアゲート５ｈのゲート
信号が“１”になるとともに、メモリ２またはイ
ンターフエース３からバスマスター１ａ〜１ｎに
応答信号XKが出力されなくなる。

そして何らかの故障により応答信号XKが出力
されなければ、第７図ｄの２点破線に示すよう
に、tc時にも第５入力端子Ieのレベルが“１”に
保持され続け、マルチバイブレータ５ｋの出力
端子の出力信号が、ta時から所定期間Ｔが経過
したtd時まで“０”に保持され、同図ｂの２点破
線に示すように、td時に出力端子の出力信号
が“０”から“１”に反転し、td時に、第２フリ
ツプフロツプ５ｉがトリガされるとともに、第２
出力端子Obからレデイー信号が出力される。

ところでtc時に応答信号XKが出力されないた
め、メモリ２またはインターフエース３をアクセ
スしたバスマスター１ａ〜１ｎは、td時のレデイ
ー信号が出力されるまで待機状態に保持され、第
７図ａ，ｃそれぞれの２点破線に示すように、第
６入力端子Ifのレベルが“１”に保持される期間
およびナンドゲート５ａのゲート信号の“０”の
期間それぞれが伸張される。

そして応答信号XKが出力されないため、td時
には第５入力端子Ieのレベルが“１”に保持され
て第２オアゲート５ｈのゲート信号が“１”にな
り、td時に第22フリツプフロツプ５ｉの出力端
子の出力信号が、“０”から“１”に反転して
第４インバータ５ｊの反転信号が“１”から
“０”に反転し、第１出力端子Oaから故障検出信
号が出力される。

なお、各制御信号RCm，RCi，WCm，WCiの
いずれか１つがメモリ２またはインターフエース
３に出力されたにもかかわらず、何らかの故障に
よりバスマスター１ａ〜１ｎにメモリ２またはイ
ンターフエース３の応答信号XKが入力されなく
なつた場合にも、前述と同様の動作により、第１
出力端子Oaに故障検出信号が出力されるととも
に、第２出力端子Obにレデイー信号が出力され
る。

したがつていずれかのバスマスター１ａ〜１ｎ
のアクセス期間に、各制御信号RCm，RCi，
WCm，WCiのいずれもがメモリ２またはインタ
ーフエース３に出力されないとき、またはいずれ
かの制御信号RCm，RCi，WCm，WCiが出力さ
れても応答信号XKがバスマスター１ａ〜１ｎに
出力されないときは、第１制御信号Saが出力さ
れてから、時定数回路５ｎにもとづく所定期間Ｔ
の経過後に、第２フリツプフロツプ５ｋの出力
端子の出力信号が“０”から“１”に反転し
て第４インバータ５ｊの反転信号が“１”から
“０”に反転し、第１出力端子Oaから故障検出信
号が出力されるとともに、第２出力端子Obから
レデイー信号が出力されてバスマスター１ａ〜１
ｎの待機状態が解除される。

なお、所定期間Ｔは、第１制御信号Saに対す
る応答信号XKの遅れ、すなわちメモリ２やイン
ターフエース３の応答期間より十分大きな期間に
設定されている。

すなわち、いずれのバスマスター１ａ〜１ｎか
らも第１制御信号Saが出力されず、メモリ２ま
たはインターフエース３がアクセスされる前に、
何らかの故障により、第２制御信号である各制御
信号RCm，RCi，WCm，WCiのメモリ２または
インターフエース３への出力および、第３制御信
号である応答信号XKのバスマスター１ａ〜１ｎ
への出力が行なわれていれば、いずれかのバスマ
スター１ａ〜１ｎによりメモリ２またはインター
フエース３がアクセスされ始め、第１制御信号
Saが出力され始めたときに、第１出力端子Oaに
故障検出信号が出力され、逆に、いずれかのバス
マスター１ａ〜１ｎによりメモリ２またはインタ
ーフエース３がアクセスされ、第１制御信号Sa
が出力される間に、何らかの故障により、各制御
信号RCm，RCi，WCm，WCiのいずれもがメモ
リ２またはインターフエー制御信号RCm，RCi，
WCm，WCiがメモリ２またはインターフエース
３に入力されたにもかかわらず応答信号XKがバ
スマスター１ａ〜１ｎに出力されないときは、第
１出力端子Oaから故障検出信号が出力されると
ともに、第２出力端子Obからレデイー信号が出
力されてバスマスター１ａ〜１ｎの待機状態が解
除され、故障による制御信号の異状を正確かつす
みやかに検出することができ、誤制御や暴走など
の２次障害の発生を防止できるとともに、バスマ
スター１ａ〜１ｎの待機状態も自動的に解除する
ことができ、信頼性を向上させることができる。

また、故障検出回路５の構成が簡単であるた
め、マイクロコンピユータなどの小型の電算機に
適用して多大な効果を得ることができる。

そして故障検出回路５が故障したときにも、制
御信号の異状を検出して確実な故障検出が行なえ
るように、故障検出回路５と同一の故障検出回路
を複数個設けて、いわゆるフエイルセーフ性
（FAIL SAFE性）を保つようにすれば、一層確
実な故障検出が行なえるのは勿論である。

また、故障検出信号が出力されたときに、第１
ないし第５入力端子Ia〜Ieそれぞれのレベルを別
個に記憶する回路を別途に設けることにより、故
障個所を診断することも可能である。

さらに、故障検出回路５により制御信号の異状
が確実に検出されるため、制御信号が正常なとき
に、アドレスバス４ａ、データバス４ｂそれぞれ
のアドレス信号ADやデータDTの信号それぞれ
の異状を正確に検出することも容易に行なえる。

【図面の簡単な説明】

第１図は従来の電子計算機の１例の一部のブロ
ツク図、第２図ａ〜ｄ、第３図ａ〜ｄ、第４図ａ
〜ｄ、第５図ａ〜ｄそれぞれは第１図の動作説明
用のタイミングチヤート、第６図はこの発明の電
子計算機の故障検出方法の１実施例の要部の結線
図、第７図ａ〜ｄは第６図の動作説明用のタイミ
ングチヤートである。１ａ〜１ｎ……バスマスター、２……メモリ、
３……入出力インターフエース、４……バスライ
ン、５……故障検出回路。

Claims

【特許請求の範囲】

１中央処理装置などの制御装置によりバスライ
ンを介してメモリや入出力インターフエースなど
の周辺装置をアクセスする間に前記制御装置に生
じる第１制御信号と、前記制御装置のアクセスに
より前記周辺装置のデータ入出力可能期間に前記
周辺装置から前記バスラインを介して前記制御装
置に応答出力される第２制御信号と、前記制御装
置から前記バスラインを介して前記周辺装置に出
力される前記周辺装置のデータ入出力指令用の第
３制御信号とが入力される故障検出回路を備え、
該故障検出回路により、第１制御信号の発生期間
の前記第２制御信号または第３制御信号の非出力
および、第１制御信号の非発生期間の前記第２制
御信号または前記第３制御信号の出力から故障を
検出し、前記故障検出回路から故障検出信号を出
力することを特徴とする電子計算機の故障検出方
法。