JPH01173908A

JPH01173908A - 発振装置

Info

Publication number: JPH01173908A
Application number: JP32960587A
Authority: JP
Inventors: Hiroyuki Mizukami; 博之水上; Hajime Sugita; 杉田　肇; Takeshi Sakuta; 作田　健; Toshio Nagashima; 敏夫長嶋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-12-28
Filing date: 1987-12-28
Publication date: 1989-07-10
Anticipated expiration: 2010-04-12
Also published as: JPH0734526B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、テレビ・チューナ等において用いられる局部
発振装置、即ちＵＨＦ帯の局部発振周波数とＶＨＦ帯の
局部発振周波数を選択的に切り換えて発振することので
きるような局部発振装置、の如き発振装置とそこに用い
る発振回路に関するものであり、特にＧａＡｓ　（ガリ
ウム砒素）ＦＥＴ（電界効果トランジスタ）を回路素子
として用いたかかる発振装置とそこに用いる発振回路に
関するものである。

〔従来の技術〕

−ａに、テレビ・チューナ等において局部発振回路とし
て用いる周波数可変発振回路は、広帯域の入力信号（Ｖ
ＨＦ、ＵＨＦ等）に対応するため、広い発振周波数範囲
が必要となる。しかしながら、発振回路を構成する共振
回路に用いる可変容量ダイオードの容量変化範囲の限界
や、可変同調フィルタ（入力フィルタや段間フィルタ等
）とのトラッキング特性（同調電圧に対するフィルタの
通過帯域と発振周波数の追随性）による制限から、単一
の発振回路で入力信号の全帯域に対応した周波数範囲の
発振を行なうことはできない。そこで従来は特開昭６０
−１３７１０４号公報にも記載されているように、発振
周波数範囲の異なる複数個の発振回路を設け、それらを
適宜切換えて用いる方法が行なわれている。

しかし、かかる従来例では、Ｓｉ（シリコン）バイポー
ラトランジスタを発振回路素子として用いるものであっ
たから、広帯域とは云っても高周波帯域まで（たとえば
ＵＨＦ帯等）の可変発振は困難であった。これに対し、
ＧａＡｓＦＥＴを発振回路素子として構成した発振回路
では、マイクロ波帯までの動作が可能であり、特開昭６
１−９０５０２号公報等にも見られるように、差動形の
発振回路をＧ　ａ　Ａ　ｓ　Ｆ　Ｅ　Ｔにより構成し、
これによって、より高い周波数帯での発振を行なうこと
が可能になっている。

〔発明が解決しようとする問題点〕

ＧａＡｓＦＥＴは、Ｓｉバイポーラトランジスタに比べ
、上述のような利点をもつ反面、ｌ／ｆ雑音（低周波域
はど増加する雑音）が大きく、発振回路の発振素子とし
て用いた場合には、その発振信号が低周波雑音で変調を
うけ、発振雑音が増加することが知られている。そこで
上記の従来技術では、発振回路の中の共振回路に誘電体
共振器を用い、共振回路のＱを高くすることで発振雑音
の低減を図っている。

しかし、可変容量ダイオード等を用い発振周波数を変化
させる電圧制御形可変発振回路では、共振回路のＱが低
下し、その結果発振雑音が増すという問題がある。

また、前述したようにテレビ・チューナ等における広帯
域受信用の局部発振回路では、発振周波数範囲の異なる
複数個の発振回路を使用するが、それらの切換回路につ
いては充分な考慮が払われていなかった。

本発明の目的は、ＧａＡｓＦＥＴを用いることにより周
波数の高い範囲まで発振可能でありながら低雑音でもあ
る発振回路部を少なくとも２個用い、それぞれに異なる
周波数範囲を分担させて広帯域とし、かつ両発振回路部
間の動作切換をたくみに行う切換回路を有し、集積回路
化にも適した発振装置とそこに用いる発振回路（少なく
とも２個の発振回路部）を提供することある。

〔問題点を解決するための手段］上記目的は、ＧａＡｓＦＥＴのゲートを交流的のみなら
ず直流的にも接地することにより構成した低雑音のゲー
ト接地形発振回路を発振周波数帯域に応じて少なくとも
２個用意し、その動作切換は、各ゲート接地形発振回路
を構成する各ＦＥＴのドレインに加える電源電圧を一方
から他方へ切り換えることにより行ない、発振出力の取
り出しは、前記各ＦＥＴのソース或いはドレインから行
なうことにより達せられる。

〔作用〕

本発明による発振装置およびそこに用いる発振回路では
、発振用ＧａＡｓＦＥＴのゲートを交流的・直流的に接
地することにより、ゲートに誘起する１　／　ｒ　ｍ音
を減少させるので発振雑音を低下させることができる。

また、周波数帯域に応じて少なくとも２個の発振回路部
を設け、発振回路部を構成するＧａＡｓＦＥＴのドレイ
ンに加える電源電圧を一方から他方へ切り換えることに
より、発振回路部を切り換えて発振させることで、各々
の発振回路部で発振周波数帯域対発振出力電力特性等の
高性能化が図れるとともに、低消費電力化が達成される
。

さらに、発振信号を各ＦＥＴのソース或いはドレインか
ら取り出すため、次段との回路接続が容易で、集積回路
化に適した構成となる。

〔実施例〕

本発明は、発振装置とそこに用いる発振回路を提供する
ものであるが、先ず発振回路の実施例について説明する
。

第２図は発振回路の一実施例を示す回路図である。同実
施例は、テレビ・チューナ等に用いられるＵＨＦ、ＶＨ
Ｆ帯を切換えて発振することの出来る発振回路の実施例
である。

同図において、１．２は発振用ＦＥＴ、３．４はチョー
クコイル、５．６，７．８は発振用ＦＥＴのバイアス用
抵抗、９，１０は発振信号出力端子、１１．１２．２１
．２２は帰還容量、１３゜２３は結合容量、１４．１９
．２６，３０．３３は発振用容量、１５．２４は同調電
圧用抵抗、１６．２５は同調電圧印加端子、１７．２７
は可変容量ダイオード、１８，３１．３２は発振用イン
ダクタ、２８．３５はバンド切換電圧印加端子、２９は
スイッチングダイオード、３４はバンド切換電圧用抵抗
、２０はＵＨＦ用共振回路、４０はＶＨＦ用共振回路、
５０は電源切換回路、５１は電源供給端子、Ｒｈは高抵
抗、である。

発振用ＦＥＴＩ、２は、ゲート（Ｇ）を交流的・直流的
に接地し、発振雑音の原因となる低周波数の１／ｆ雑音
の低減を図っている。このＦＥＴ１゜２にはデブレッシ
ッン形ＦＥＴを用いて、チョークコイル３あるいは４、
抵抗５あるいは６を通して電源を印加し、抵抗７あるい
は８と発振用ＦＥＴ１あるいは２のバイアスを設定して
いる。電源電圧は供給端子５１に供給し、電源切換回路
５０により発振用ＦＥＴＩあるいは２に電源を印加し、
ＵＨＦ、ＶＨＦ帯の発振切換を行なう。

なお高抵抗Ｒｈは、発振用ＦＥＴＩまたは２が電源切換
回路５０によって電源を供給されていないときに、つま
り動作していないとき、そのドレインＣＤ）にアース電
位を供給して電位を固定するためのもので、その必要が
なければ省略することができる。

発振回路は、帰還容量１１．１２．２１．２２で各々ク
ラップ形発振回路を構成している。まず共振回路２０は
、ＵＨＦ帯用で、発振周波数が高く可変範囲が広くとれ
るためバンド分割は必要な（、同調電圧印加端子１６に
印加した同調電圧で制御された可変容量ダイオード１７
の容量と、インダクタ１８でほぼ発振周波数を決定して
いる。

また、共振回路４０はＶＨＦ帯用でバンド分割を必要と
し、バンド切換電圧印加端子２８．３５に印加した電圧
により、スイッチングダイオード２９が導通・非導通の
二状態をとり、その状態に応じ発振用インダクタをイン
ダクタ３１のみ（ダイオード２９導通）、あるいはイン
ダクタ３１゜３２の組合せ（ダイオード２９非導通）と
なる。

このインダクタと同調電圧印加端子２５に印加した同調
電圧で制御された可変容量ダイオード２７の容量でほぼ
発振周波数を決定している。

ＵＨＦ帯とＶＨＦ帯の切換、すなわち発振用ＦＥＴＩを
用いた発振回路と、発振用ＦＥＴ２を用いた発振回路の
切換は、発振用ＦＥＴのドレインに加える電源を、電源
切換回路５０で切換えて電源供給端子５１から供給する
ことで行なう。発振用ＦＥＴの電源を切換えることで、
消費電力が発振回路−つ分で動作可能であること、ＵＨ
Ｆ帯とＶＨＦ帯での干渉がなく、異常発振等のない安定
な発振が可能であること、等の効果がある他、発振用Ｆ
ＥＴのソース・ドレイン間電圧を任意の値に設定できる
ため、発振出力電力２発振雑音等、特性の最適化が可能
である。

また、発振回路を集積化する場合に、発振用ＦＥＴ１．
２は集積化できるが、共振回路２０．４０は集積化が困
難なため外部回路となる。したがって、本実施例に示し
たように、発振信号を発振用ＦＥＴＩおよび２のソース
電極（Ｓ）から出力すると、次段の集積化された周波数
変換回路やバッファ増幅回路に接続可能となり、集積化
に適する。

なお、電源切換回路５０で、発振用ＦＥＴＩおよび２の
ドレインに接続する切換端子のうち電源を供給しない時
の端子は、先にも述べたが、高抵抗Ｒｈを使って接地し
ておくことが電位変動を起こすことがないという意味で
、望ましい。

次に本発明にかかる発振回路の他の実施例を第３図によ
り説明する。同図において、第２図におけるのと同一の
部分には同一の記号を付し説明を略す。

第３図において、５２．５３は定電圧源である。

発振回路の動作は第２図に示した実施例のそれと同様で
あるが、発振用ＦＥＴＩと２のドレインに印加する電源
電圧を異ならせている。ＵＨＦ帯とＶＨＦ帯では負性コ
ンダクタンス等発振条件が異なるため、発振用ＦＥＴＩ
および２に印加するドレイン電圧の最適値が異なる場合
があるが、その場合については、本実施例に示したよう
に、定電圧源５２および５３を電源切換回路５０に付加
することにより、それぞれの発振用ＦＥＴに最適の電源
電圧を供給できるため、発振出力電力２発振雑音等の特
性において高性能な発振回路を実現できる。また、発振
用ＦＥＴのドレインから出力するのでソースから出力す
る場合に比べ、大きな発振信号を出力できる。

なお、本実施例においては、発振信号を発振用ＦＥＴＩ
、２のドレインから出力したが、第２図に示した実施例
と同様に集積回路化に適するとともに、電源電圧を集積
回路内の他の回路ブロックに使用することもできる。

本発明にかかる発振装置の実施例を第１図により説明す
る。同図において、第２図におけるのと同一の部分には
同一の記号を付し説明を略す。第１図において５４は電
源端子、７０．７１はＦＥＴ１７２は抵抗である。

ＦＥＴ７０．７１はそれぞれ抵抗７２とソースフォロワ
回路を構成し、そのソース（Ｓ）同士を接続して共通（
出力端子９０）とし、そこから発振信号を出力する回路
であり、発振用ＦＥＴＩあるいは２に電源を印加するこ
とにより現れる発振用ＦＥＴＩあるいは２のソース電位
で、ＦＥＴ７０あるいは７１のいずれか一方が動作状態
、他方が非動作状態となる。

ＦＥＴ７０．７１は発振信号を該ＦＥＴ７０゜７１のゲ
ートでピックアップするため、発振回路に対し高インピ
ーダンスの負荷となり、発振回路に与える影響は少ない
。また、ソースフォロワ回路を用いることにより複数の
出力端子（ソース）を合成することができるとともに、
発振信号出力端子９０に接続する次段以降に対し、低い
出力インピーダンスを有するため広帯域の信号源が実現
できる。

さらにＦＥＴ７０および７１はいずれか一方のみが動作
状態であるため消費電力が少ない。

本発明にかかる発振装置の他の実施例を第４図により説
明する。同図において、第１図におけるのと同一の部分
には同一の記号を付し説明を略す。

同図において、６０．６１は抵抗、９０は発振信号出力
端子である。

本実施例は、ＵＨＦ帯用、ＶＨＦ帯用０発振信号を簡便
な方法で１つの出力端子から出力する構成を示したもの
であり、ＵＨＦ帯およびＶＨＦ帯の発振信号を、それぞ
れの発振用ＦＥＴＩおよび２のソースから抵抗６０．６
１を介して、発振信号出力端子９０に出力する構成であ
る。

発振信号をピックアップするための抵抗６０゜６１は数
にΩ以上の高抵抗を使用するため、ＵＨＦ帯、ＶＨＦ帯
のアイソレーションは確保され、さらに、発振用ＦＥＴ
のソースにかかる電位が発振信号出力端子９０に現われ
るため、次段のバッファ増加回路や周波数変換回路のバ
イアス電圧（ゲートバイアス等）に使用できる。また、
どちらの発振回路を使用する場合にも発振信号出力端子
９０には同一の直流電位が得られる。さらに抵抗６０．
６１のみで接続するため、部品点数が少なく、集積回路
化に適している。

本発明にかかる発振装置の更に他の実施例を第５図によ
り説明する。同図において、第４図におけるのと同一の
部分には同一の記号を付し説明を略す。

第５図において、６２．６３は容量である。本実施例は
第４図に示した実施例の抵抗６０．６１の代わりに容ｆ
ｉ６２，６３で発振信号を取り出し出力する構成である
。発振信号をピックアップするため容１６２．６３は数
ｐＦ以下の小容量を使用するため、ＵＨＦ帯、ＶＨＦ帯
のアイソレーションは確保され、さらに集積回路内では
小容量の実現性（チップ面積等の制限を考慮した場合の
）が高いため、有効な構成である。

また、第３図に示した発振回路の実施例のように、発振
用ＦＥＴＩあるいは２に印加するバイアス電圧が異なる
場合においても、ソースの直流電位が発振信号出力端子
９０には現われないため、次段以降の直流電位に影響を
与えることはない。

本実施例も第４図に示した実施例と同様に、小容量６２
．６３のみで接続するため、部品点数が少な（集積回路
化に適している。

発振信号を発振用ＦＥＴ１．２のドレインからピックア
ップする場合の実施例を第６図に示した。

容量６２．６３で直流成分が遮断できるため発振用ＦＥ
Ｔの一方のドレインに印加した直流電圧が他方のドレン
に印加されることはない。そのため、発振用ＦＥＴ１．
２のドレイン同士から発振信号を出力することが可能と
なる。また、第５図に示した実施例と同様、次段以降の
直流電位に影響を与えることはない。

さらに、発振信号はソースから出力する場合に比べ、ド
レインから出力することで、より大きな出力電力が得ら
れるため、容量６２．６３は第５図のそれに比べさらに
小容量が使用できるので、集積回路化に適している。

続いて、発振信号を発振用ＦＥＴＩのドレインと発振用
ＦＥＴ２のソースからピックアップする場合の実施例を
第７図に示した。容量６２．６３の直流成分遮断により
、発振用ＦＥＴ同士および次段以降に直流的影響は与え
ない。また、ＵＨＦ帯の発振出力をドレインから、ＶＨ
Ｆ帯の発振出力をソースから出力することにより、負性
コンダクタンスの低下等により発振出力電力が低下する
ＵＨＦ帯で、その低下を補ない、ＶＨＦ帯、　　ＵＨＦ
帯を通して良好な発振出力電力を得ることができる。

本発明にかかる発振装置のなお更に他の実施例を第８図
により説明する。同図において第７図におけるのと同一
の部分には同一の記号を付し説明を略す。

第８図において、６４．６５，６６．６７はダイオード
である。本実施例は、第５図に示した実施例の容量６２
．６３の代わりにダイオード６４゜６５．６６．６７を
用い、ダイオードの逆方向バイアス時の接合容量で発振
信号を出力する構成である。発振信号のピンクアップに
は小容量を用いるため、ダイオードの逆方向接合容量が
使用できるとともに、ダイオードは通常のＦＥＴを製作
するプロセスで製作できるため、集積回路化に好適であ
る。

ここで、ＧａＡｓ等を用いたショットキーバリアダイオ
ードの逆方向電圧と接合容量の関係を第９図に示した。

不純物の打込み濃度等により、逆方向電圧に対して接合
容量が太き（変化（条件によるが１桁程度）する特性が
あり、逆方向電圧を適当に選択することにより接合容量
を２値的に変化させることができる。

第８図に示した実施例において、例えば発振用ＦＥＴＩ
あるは２のドレインに電源を印加した時に、そのソース
に現われる直流電位を１■、発振信号出力端子９０に印
加する直流電位を２■と仮定すると、主に容量として動
作するのはダイオード６４．６７である。ここで発振用
ＦＥＴＩのドレインに電源を印加した場合、そのソース
の直流電位は１■となり、ダイオード６４の逆方向電圧
は減少し、従って接合容量が増加し発振信号出力を通過
させ易く動作する。

一方、発振用ＦＥＴ２のソースは零電位となるためダイ
オード６７の逆方向電圧が増加し、従って接合容量が減
少し、発振用ＦＥＴＩと２のアイソレーションが増加す
る。逆に発振用ＦＥＴ２のドレインに電源を印加した場
合には、ダイオード６７の接合容量が増加し、ダイオー
ド６４の接合容量が減少し、上記と同様、発振信号の出
力とアイソレーションに好適な動作を行なう。

なお、本実施例では発振用ＦＥＴのソース直流電位およ
び発振信号出力端子９０に印加する直流電位がいずれの
値でも適応できる様、ダイオード６４．６５および６６
．６７と互いに逆方向に接続した１組のダイオードを用
いたが、バイアス条件を選択することで、ダイオードは
１つずつでも構成できる。例えば前述した数値例におい
ては、ダイオード６４．６７のみで同様の効果が得られ
る。

次に発振信号と発振用ＦＥＴＩ、２のドレインからとツ
クアップする場合の実施例を第１０図に示した。

通常、発振用ＦＥＴのドレインには発振用ＦＥＴが十分
なドレイン・ソース間電圧を確保できる様に電源電圧を
印加する一方、発振信号出力端子９０には次段以降にバ
ッファ増幅回路や周波数変換回路等を接続するため高い
電圧を印加できない。

本実施例では発振信号出力端子９０に印加する直流電位
に対し、発振用ＦＥＴのドレイン電位が電源印加時に高
く、電源不印加時には低い場合について述べる。

まず発振用ＦＥＴＩのドレインに電源を印加する場合、
主に容量として動作するのはダイオード６５．６７であ
る。このとき、発振信号を通過させるダイオード６５は
電極金属（ゲート層）を広めにし、接合容量を発振動作
に影響のない範囲で増加させておく一方、ダイオード６
７は逆に接合容量を減少させておく。また、発振用ＦＥ
Ｔ２のドレインに電源を印加する場合には、同様にダイ
オード６４の接合容量を減少させる一方、ダイオード６
６の接合容量を増加させてお（、これにより、発振信号
を通過させるダイオード６５あるいは６６の接合容量が
大きく所望の発振信号出力電力が確保できるとともに、
他方のダイオード６４あるいは６７の接合容量が小さく
アイソレーションを高めることができる。

続いて発振信号を発振用ＦＥＴＩのドレインと発振用Ｆ
ＥＴ２のソースからピックアップする場合の実施例を第
１１図に示した。本実施例では、発振信号出力端子９０
に印加する電位に対し、発振用ＦＥＴＩのドレイン電位
が電源印加時に高く、電源不印加時に低く、発振用ＦＥ
Ｔ２のソース電位はいずれの場合にも低いというバイア
ス条件について述べる。

まず発振用ＦＥＴＩのドレインに電源を印加する場合、
主に容量として動作するのはダイオード６５．６７であ
る。そこでダイオード６５については第１０図に示した
実施例の様に電極幅を広くして接合容量を増しておく一
方、ダイオード６７については第９図に示した特性例の
ように電気的に接合容量が減少するバイアスとする。こ
れにより、発振信号はダイオード６５を通して出力電力
を確保し、またダイオード６７によりアイソレーション
を確保できる。次に発振用ＦＥＴ２のドレインに電源を
印加する場合はダイオード６４と６７が主に容量として
動作する。したがってダイオード６４の接合容量を小さ
くし、一方ダイオード６７の接合容量は第９図に示した
実施例のように容量が増加するため、同様に発振信号出
力電力の確保とアイソレーションの確保が可能である。

本発明にかかる発振装置の更に他の実施例を第１２図に
より説明する。同図において、第１図におけるのと同一
の部分には同一の記号を付し説明を略す。第１２図にお
いて７３．７４は抵抗である。第１図に示した実施例と
同様に発振信号をＦＥＴ７０．７１のゲートでピックア
ップするため、発振回路に与える影響は少ない。またＦ
ＥＴ７０は抵抗７２．７４とで、ＦＥＴ７１は抵抗７３
゜７４とで、それぞれ増幅回路を構成しており、発振信
号を増幅するとともに同一の発振信号出力端子９０から
出力させることができる。

本発明にかかる発振装置の別の実施例を第１３図により
説明する。同図において第１２図におけるのと同一の部
分には同一の記号を付し説明を略す。同図において７５
は抵抗である。ＦＥＴ７０゜７１のドレインは発振信号
阻止用抵抗７４．７５を介して発振用ＦＥＴＩ、２のド
レインに接続し、ＦＥＴ７０．７１のソースは共通で発
振信号出力端子９０に接続し、ソースフォロワ回路を構
成する。

本実施例は発振用ＦＥＴＩ、２のドレインに印加する電
源を用いて、ＦＥＴ７０．７１にも電源を印加する構成
のため、ＦＥＴ７０の動作時にはＦＥＴ７１には動作電
流が流れず、低消費電力化の効果がある。なお、ＦＥＴ
７０．７１のゲートで発振信号をピックアップするので
、発振回路に与える影響が少ないことや、ソースフォロ
ワ回路により、広帯域に信号を次段以降へ供給できるこ
と、複数の接続が可能なこと等は、第１図、第１２図に
示した実施例と同様である。

本発明にかかる発振装置の更に別の実施例を第１４図に
より説明する。同図において第１３図におけるのと同一
の部分には同一の記号を付し説明を略する。第１４図に
おいて８０．８１．８２はＦＥＴ、７６．７７．７８．
７９は抵抗である。

ＦＥＴ８０，８１は差動アンプで、その定電流源をＦＥ
Ｔ８２と抵抗７９で構成している。抵抗７６．７７出力
抵抗で、抵抗７８はゲートバイアス用抵抗である。発振
用ＦＥＴＩのドレインに電源を印加した場合、発振用Ｆ
ＥＴＩのソースに直流電位が発生し、ＦＥＴ８０および
抵抗７８を介してＦＥＴ８１のゲート電位を決める。Ｆ
ＥＴ８０．８１は、予め電源供給端子５４に印加した電
源電圧と前記のゲート電位およびＦＥＴ８２．抵抗７９
から成る定電流源により直流バイアスが決まる。発振信
号は発振用ＦＥＴＩのソースからＦＥＴ８０のゲートに
入力するが、抵抗７８によりＦＥＴ８１のゲートに入力
する信号は小さく無視される。

また、ＦＥＴ８１のゲートは発振用ＦＥＴ２のソースに
接続しているが、そのソース抵抗は通常数十〜数百Ωと
比較的低抵抗なため、接地状態に近い。したがってＦＥ
Ｔ８０．８１で構成する差動アンプは、不平衡信号と平
衡信号の変換を行ない、発振信号出力端子９０から互い
に逆相で等振幅の発振信号が得られる。なお、抵抗７６
．７７の値を選択することで所望の信号振幅値が得られ
る。

このように所望の振幅値を有する平衡信号が得られるこ
とは、次段以降に周波数変換回路を接続した場合に特に
有効である。集積回路内の周波数変換回路は信号の漏洩
を防止する点からバランス形回路を用いることが多く、
そのため、局部発振信号は平衡信号で入力することが有
効である。ここで、発振用ＦＥＴ２のドレインに電源を
印加した場合については、発振信号がＦＥＴ８１のゲー
トに入力する点を除いて同様の動作を行なう。

なお、発振信号をＦＥＴ８０．８１のゲートでピックア
ップするので、発振回路に与える影響は小さい。また、
差動アンプはＦＥＴ８０，８１の一致性（ペア性）が重
要であり集積回路化することによる効果は大きい。

〔発明の効果〕

以上述べたように、本発明によれば、ゲート接地形発振
回路を必要な発振周波数帯域に応じて複数個設け、その
切換を発振用ＦＥＴのドレインに印加する電源を切換え
て行なうとともに、発振信号を発振用ＦＥＴのソースあ
るいはドレインから出力し、複数個の出力を抵抗、容量
、ダイオードＦＥＴ回路で、同一出力端子に接続する回
路構成となるため、１／ｆ雑音を低減できるので発振雑
音が良好となり、また、発振用電源は一回路分のみ印加
すればよいので低消費電力化が図られるとともに発振回
路間のアイソレーションを高（保つことができ、さらに
次段以降への接続を集積回路内のみで行なうことができ
るので発振回路を含めた集積回路化に有効である。

【図面の簡単な説明】

第１図は本発明にかかる発振装置の一実施例を示す回路
図、第２図、第３図はそれぞれ前記発振装置に用いる発
振回路の実施例を示す回路図、第４図乃至第８図はそれ
ぞれ本発明にかかる発振装置の実施例を示す回路図、第
９図はダイオードの特性図、第１０図乃至第１４図はそ
れぞれ本発明にかかる発振装置の更に別の実施例を示す
回路図、である。符号の説゛明１．２・・・発振用ＦＥＴ、２０．４０・・・共振回路
、５０・・・電源切換回路、５２．５３・・・定電圧源
、９０・・・発振信号出力端子、６０．６１・・・抵抗
、６２゜６３・・・容量、６４，６５．６６．６７・・
・ダイオード、７０．７１・・・ＦＥＴ、７２，７３，
７４．７５・・・抵抗、８０．８１．８２・・・ＦＥＴ
、７６．７７．７８．７９・・・抵抗代理人　弁理士　並　木　昭　夫第　１　図１２　図１３　図薯４ｔ！Ｊ１５　図Ｗ６図官７　図ｌｌ８１１１１１９　　図慌方自貨１王（り一蓮１０１１第１１３１１１２図薯１３０

Claims

【特許請求の範囲】１、ゲート端子を交流的、直流的に接地された第１の発
振用ＦＥＴ（１）と、前記第１の発振用ＦＥＴ（１）の
ソース端子と接地電位との間を直流的に接続する抵抗回
路（７）と、前記第１の発振用ＦＥＴ（１）のソース端
子とドレイン端子との間を接続する第１の帰還回路（１
１、１２）及び少なくとも１つの可変容量ダイオード（
１７）を含む第１の共振回路（２０）と、前記第１の発
振用ＦＥＴ（１）のドレイン端子と第１の電源側端子と
の間を接続する第１のインピーダンス回路（３、５）と
、から成る第１の発振回路部と、ゲート端子を交流的、
直流的に接地された第２の発振用ＦＥＴ（２）と、前記
第２の発振用ＦＥＴ（２）のソース端子と接地電位との
間を直流的に接続する抵抗回路（８）と、前記第１の発
振用ＦＥＴ（２）のソース端子とドレイン端子との間を
接続する第２の帰還回路（２１、２２）及び少なくとも
１つの可変容量ダイオード（２７）を含む第２の共振回
路（４０）と、前記第２の発振用ＦＥＴ（２）のドレイ
ン端子と第２の電源側端子との間を接続する第２のイン
ピーダンス回路（４、６）と、から成る第２の発振回路
部と、前記第１の電源側端子と第２の電源側端子に選択的に電
源電圧を加えて前記第１の発振回路部と第２の発振回路
部を選択的に動作させる電源切換回路（５０）と、前記第１の発振回路部からの発振出力を前記第１の発振
用ＦＥＴ（１）のソース端子から取り出し、前記第２の
発振回路部からの発振出力を前記第２の発振用ＦＥＴ（
２）のソース端子から取り出し、何れか一方の発振回路
部が動作するとき、その動作している側の発振回路部か
らの出力を選択して外部へ供給する切換回路と、を具備
して成ることを特徴とする発振装置。２、特許請求の範囲第１項記載の発振装置において、前
記切換回路が、前記第１の発振用ＦＥＴ（１）のソース
端子にそのゲート端子を接続され、かつそのドレイン端
子を電源側に接続された第１のバッファ用ＦＥＴ（７０
）と、前記第２の発振用ＦＥＴ（２）のソース端子にそ
のゲート端子を接続され、かつそのドレイン端子を電源
側に接続された第２のバッファ用ＦＥＴ（７１）と、前
記第１のバッファ用ＦＥＴ（７０）及び第２のバッファ
用ＦＥＴ（７１）のそれぞれのソース端子を接続しその
ソース端子接続点と接地電位との間を接続する抵抗と、
から成り、該ソース端子接続点から出力を外部へ供給す
ることを特徴とする発振装置。３、特許請求の範囲第１項記載の発振装置において、前
記切換回路が、前記第１の発振用ＦＥＴ（１）のソース
端子にその一端を接続された第１の切換抵抗（６０）と
、前記第２の発振用ＦＥＴ（２）のソース端子にその一
端を接続された第２の切換抵抗（６１）と、前記第１の
切換抵抗（６０）の他端と第２の切換抵抗（６１）の他
端との間を接続する接続点（９０）と、から成り、該接
続点（９０）から出力を外部へ供給することを特徴とす
る発振装置。４、特許請求の範囲第１項記載の発振装置において、前
記切換回路が、前記第１の発振用ＦＥＴ（１）のソース
端子又はドレイン端子の何れか一方にその一端を接続さ
れた第１の切換容量（６２）と、前記第２の発振用ＦＥ
Ｔ（２）のソース端子又はドレイン端子の何れか一方に
その一端を接続された第２の切換容量（６３）と、前記
第１の切換容量（６２）の他端と第２の切換容量（６３
）の他端との間を接続する接続点（９０）と、から成り
、該接続点（９０）から出力を外部へ供給することを特
徴とする発振装置。５、特許請求の範囲第１項記載の発振装置において、前
記切換回路が、前記第１の発振用ＦＥＴ（１）のソース
端子又はドレイン端子の何れか一方にその一端を接続さ
れた正の逆方向電圧を印加される少なくとも１つのダイ
オードからなる第１のダイオード（６４、６５）と、前
記第２の発振用ＦＥＴ（２）のソース端子又はドレイン
端子の何れか一方にその一端を接続された正の逆方向電
圧を印加される少なくとも１つのダイオードからなる第
２のダイオード（６６、６７）と、前記第１のダイオー
ド（６４、６５）の他端と第２のダイオード（６６、６
７）の他端との間を接続する接続点（９０）と、から成
り、該接続点（９０）から出力を外部へ供給することを
特徴とする発振装置。６、特許請求の範囲第１項記載の発振装置において、前
記切換回路が、前記第１の発振用ＦＥＴ（１）のソース
端子にそのゲート端子を接続され、かつそのソース端子
を抵抗（７２）を介して接地電位へ接続され、かつその
ドレイン端子を抵抗（７４）を介して電源側に接続され
た第１のバッファ用ＦＥＴ（７０）と、前記第２の発振
用ＦＥＴ（２）のソース端子にそのゲート端子を接続さ
れ、かつそのソース端子を抵抗（７３）を介して接地電
位へ接続された第２のバッファ用ＦＥＴ（７１）と、前
記第１のバッファ用ＦＥＴ（７０）のドレイン端子と第
２のバッファ用ＦＥＴ（７１）のドレイン端子との間を
接続する接続点（９０）と、から成り、該接続点（９０
）から出力を外部へ供給することを特徴とする発振装置
。７、特許請求の範囲第１項記載の発振装置において、前
記切換回路が、前記第１の発振用ＦＥＴ（１）のソース
端子にそのゲート端子を接続された第１のバッファ用Ｆ
ＥＴ（７０）と、前記第２の発振用ＦＥＴ（２）のソー
ス端子にそのゲート端子を接続された第２のバッファ用
ＦＥＴ（７１）、と、前記第１のバッファ用ＦＥＴ（７
０）のソース端子と第２のバッファ用ＦＥＴ（７１）の
ソース端子との間を接続するソース端子接続点（９０）
と、該ソース端子接続点（９０）と接地電位との間を接
続する抵抗（７２）と、前記第１のバッファ用ＦＥＴ（
７０）のドレイン端子と前記第１の発振用ＦＥＴ（１）
のドレイン端子との間を接続する抵抗（７４）と、前記
第２のバッファ用ＦＥＴ（７１）のドレイン端子と前記
第１の発振用ＦＥＴ（２）のドレイン端子との間を接続
する抵抗（７５）と、から成り、前記ソース端子接続点
（９０）から出力を外部へ供給することを特徴とする発
振装置。８、特許請求の範囲第１項記載の発振装置において、前
記切換回路が、前記第１の発振用ＦＥＴ（１）のソース
端子にそのゲート端子を接続された第１のバッファ用Ｆ
ＥＴ（８０）と、前記第２の発振用ＦＥＴ（２）のソー
ス端子にそのゲート端子を接続された第２のバッファ用
ＦＥＴ（８１）と、前記第１のバッファ用ＦＥＴ（８０
）のソース端子と第２のバッファ用ＦＥＴ（８１）のソ
ース端子との接続点にそのドレイン端子を接続され、か
つそのゲート端子は接地された第３のバッファ用ＦＥＴ
（８２）と、該第３のバッファ用ＦＥＴ（８２）のソー
ス端子と接地電位との間を接続する抵抗（７９）と、前
記第１のバッファ用ＦＥＴ（８０）のゲート端子と第２
のバッファ用ＦＥＴ（８１）のゲート端子との間を接続
する抵抗（７８）と、前記第１のバッファ用ＦＥＴ（８
０）のドレイン端子と電源側を接続する抵抗（７６）と
、第２のバッファ用ＦＥＴ（８１）のドレイン端子と電
源側を接続する抵抗（７７）と、から成り、前記第１の
バッファ用ＦＥＴ（８０）のドレイン端子と第２のバッ
ファ用ＦＥＴ（８１）のドレイン端子とから出力を外部
へ供給することを特徴とする発振装置。９、ゲート端子を交流的、直流的に接地された第１の発
振用ＦＥＴ（１）と、前記第１の発振用ＦＥＴ（１）の
ソース端子と接地電位との間を直流的に接続する抵抗回
路（７）と、前記第１の発振用ＦＥＴ（１）のソース端
子とドレイン端子との間を接続する第１の帰還回路（１
１、１２）及び少なくとも１つの可変容量ダイオード（
１７）を含む第１の共振回路（２０）と、前記第１の発
振用ＦＥＴ（１）のドレイン端子と第１の電源側端子と
の間を接続する第１のインピーダンス回路（３、５）と
、から成る第１の発振回路部と、ゲート端子を交流的、
直流的に接地された第２の発振用ＦＥＴ（２）と、前記
第２の発振用ＦＥＴ（２）のソース端子と接地電位との
間を直流的に接続する抵抗回路（８）と、前記第１の発
振用ＦＥＴ（２）のソース端子とドレイン端子との間を
接続する第２の帰還回路（２１、２２）及び少なくとも
１つの可変容量ダイオード（２７）を含む第２の共振回
路（４０）と、前記第２の発振用ＦＥＴ（２）のドレイ
ン端子と第２の電源側端子との間を接続する第２のイン
ピーダンス回路（４、６）と、から成る第２の発振回路
部と、を具備して成ることを特徴とする発振回路。１０、特許請求の範囲第８項記載の発振回路において、
前記第１の電源側端子に第１の定電圧回路（５２）を、
前記第２の電源側端子に第２の定電圧回路（５３）を、
それぞれ接続して成ることを特徴とする発振回路。