JPH01174191A - ディジタルカラーエンコーダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、Ａ／Ｄ変換された色差信号をカラーサブキャ
リア信号により位相変調するディジタルカラーエンコー
ダに関する。

［従来の技術］ Ａ／Ｄ変換された色差信号をカラーサブキャリア信号に
より位相変調するディジタルカラーエンコーダは、一般
に次のような回路構成となっている。。

第４図はＳＶＦ　（スチールビデオフロッピーディスク
）規格のディジタルカラーエンコーダの概略構成を示す
図である。第４図において、図示しない電子スチルカメ
ラの撮像部により光電変換された色信号は色差信号Ｒ−
Ｙおよび色差信号Ｂ　−Ｙに処理される。そしてＡ／Ｄ
変換されてディジタル信号として順次時系列に入力され
る色差線順次入力端子１１に入力される。この線順次入
力端子１１に入力される色差信号のうち、色差信号（Ｒ
−Ｙ）ｌのベデスクルレベルｌｌａと、色差信号（Ｂ−
Ｙ）１のベデスクルレベル１１ｂ（すなわち、それぞれ
の信号の最大レベルと最小レベルとの差の半分のレベル
）とに段差が設けられているので、両者が容易に識別で
きるものとなっている。

段差除去回路１２は前記端子■１から色差線順次信号を
入力し、色差信号（Ｒ−Ｙ）１．色差信号（Ｂ−Ｙ）Ｉ
のベデスクルレベルｌｌａ　、　ｆｌｂの段差を除去し
、図示の如く色差信号（Ｒ−Ｙ）１．（Ｂ−Ｙ）１のベ
デスクルレベルｌｌａ　、　ｌｌｂを一致させる。同時
化回路１３は段差除去された色差信号を人力し、色差信
号（Ｂ−Ｙ）１と色差信号（Ｒ−Ｙ）ｌとに分離する。

ＢＦ重畳回路１４は前記同時化回路１３から色差信号（
Ｂ−Ｙ）　ｌ　、　　（Ｂ　−Ｙ）２・・・を入力し、
色差信号のＢ−Ｙ軸に対して位相が反転された通常８サ
イクル分のバーストの幅を持つバーストフラグ信号を重
畳し、変調回路１Ｂに出力している。一方色差信号（Ｒ
−Ｙ）１゜（Ｒ−Ｙ）２・・・は、そのまま変調回路１
Ｂに入力される。変調回路１６は同時化回路１３からそ
れぞれ別々に入力された色差信号Ｒ−Ｙ、色差信号Ｂ−
Ｙをカラーサブキャリア信号３．５８ＭＨｚで直角平衡
変調している。直角平衡変調とは色差信号Ｒ−Ｙと色差
信号Ｂ−Ｙとの位相が９０″異なるようになされた位相
変調である。

第５図は直角平衡変調の原理を示す図であり、この直角
平衡変調はＮＴＳＣ方式で採用されている。第５図ｓｌ
は時系列的に順次人力される色差信号Ｒ−Ｙ、色差信号
Ｂ−Ｙを示す図であり、カラーサブキャリア（色副搬送
波３．５８ＭＦｒｚ）信号の周期は色差信号（Ｒ−Ｙ）
１〜色差信号（Ｂ−Ｙ）２となっている。第５図５２は
第５図ｓｌの線順次信号を３．５８ＭＨｚのサブキャリ
ア信号で位相変調し、色差信号Ｒ−Ｙと色差信号Ｂ−Ｙ
との一組毎に位相反転させた状態を示す図である。

したがって色差信号（Ｒ−Ｙ）１と色差信号（Ｂ−Ｙ）
１との一組が位相正転し、色差信号（Ｒ−Ｙ）２１色差
信号（Ｂ−Ｙ）２が位相反転している。この第５図５２
に示す直角平衡変調波をわかりやすくするため、色差信
号Ｒ−Ｙおよび色差信号Ｂ−Ｙに分離すると、色差信号
Ｒ−Ｙは第５図５３に示す信号となり、色差信号Ｂ−Ｙ
は第５図５４示す信号となる。第５図５３および第５図
Ｓ４より色差信号Ｒ−Ｙと色差信号Ｂ−Ｙとは相互に位
相が９０°異なるものとなっていることから、第５図５
２に示す信号が直角平衡変調信号であると確認される。

第６図は直角平衡変調の概略構成図である。第６図にお
いて、前記同時化回路１３から色差信号Ｒ−Ｙが入力端
子２０ａに入力される。バーストフラグを重畳した色差
信号Ｂ−Ｙが入力端子２０ｂに入力される。インバータ
２１ａ　、　２１ｂは入力端子２０ａ。

２０ｂからそれぞれ入力される色差信号Ｒ−Ｙ、色差信
号Ｂ−Ｙを反転出力する。ロータリスイッチ２２は前記
カラーサブキャリア信号３．５８ＭＨｚの周期で回転し
、接点ａの先端が四つの接点す、ｃ、ｄ。

ｅにオンしたとき、その接点における色差信号を端子２
３に出力するものとなっている。ロークリスイッチ２２
が反対時計方向にカラーサブキャリア信号の周期で回転
すると、出力端子２３には色差信号（Ｒ−Ｙ）　Ｉ　、
　　（Ｂ−Ｙ）　ｌ　、　−（Ｒ−Ｙ）　２　。

−（Ｂ−Ｙ）２が順次出力される。したがって第５図６
２に示す直角平衡変調信号を得ることができる。

第７図は前述した直角平衡変調の原理を適用した具体的
な直角平衡変調回路１６を示す図であり、第８図は直角
平衡変調回路１６のタイミング図である。第７図におい
て、入力端子３１ａに第８図Ｓ５に示す如＜　７．１６
ＭＨｚレート（周期約１４０　ｎ　ｓ　）の色差信号（
Ｒ−Ｙ）　ｌ　、　　（Ｒ−Ｙ）　２・・・が入力され
る。また入力端子３１ｂに第８図５６に示す如く７．１
ＢＭＨｚレート（周期約１４０　ｎ　ｓ　）の色差信号
（Ｂ−Ｙ）　１　、　　ＣＢ−Ｙ）　２・・・が入力さ
れる。入力端子３２には第８図Ｓ７に示す７．１ＢＭＨ
ｚのディジタル信号（周期約１４０ｎｓ）が入力される
。切換スイッチ３４はこのディジタル信号のＨレベルを
受けて、入力端子３１の接点ａに切換え、ディジタル信
号のＬレベルを受けて、入力端子３１ｂの接点すに切換
える。したがって、切換スイッチ３４により第８図８８
に示す約７０ｎｓ毎にＲ−ＹとＢ−Ｙとが交互にシリア
ル態様の信号としてエクスクル−シブ・オア回路３５に
出力される。入力端子３３に第８図５９に示す３．５８
ＭＨｚのカラーサブキャリア信号がディジタル信号で入
力される。そしてエクスクル−シブ・オア回路３５に前
記切換スイッチ３１からシリアル態様の色差信号と、端
子３３からカラーサブキャリア信号が共に入力される。

このエクスクル−シブ・オア回路３５によりカラーサブ
キャリア信号がＬレベルの期間のみ、すなわちＲ−Ｙ）
ｌ　、（Ｂ−Ｙ）ｌのみ正転位相のまま出力端子３６に
出力され、カラーサブキャリア信号がＨレベルの期間の
み色差信号を反転させ、−（Ｒ−Ｙ）２　、（Ｂ−Ｙ）
２として出力される。したがって出力端子３６に出力さ
れる信号は第５図８２に示す直角平衡変調信号となる。

このように直角平衡変調回路１６によりシリアル態様で
入力される色差信号は位相変調され、出力端子１７に直
角平衡変調信号として出力される。

［発明が解決しようとする問題点］ 上記従来のディジタルエンコーダにあっては、次のよう
な問題がある。通常色差信号Ｒ−Ｙ、Ｂ−Ｙの振幅は１
０進数で０〜６３に量子化され、６ビツトの２進数でデ
ィジタル変換される。このようなディジタル信号が直角
平衡変調されると、色差信号Ｒ−Ｙ、Ｂ−Ｙは周期的に
正転または反転を繰返すことになる。例えば色差信号が
１１１１１１（１０進数で６３）であるときには、１１
１１１１　（６３）〜００００００　（０）〜１１１１
１１　（６３）〜００００００　（０）　　となり、正
転または反転を繰返す。然し乍らペデスタルレベルは２
進数で６ビツト０１１１１１　（１０進数で３１）であ
り、色差信号Ｒ−Ｙ、Ｂ−Ｙが位相変調されると、半周
期毎に正転または反転され、ペデスタルレベルは０１１
１１１　（３１）〜１０００００　（３２）〜０１１１
１１（３１）〜１０００００　（３２）と変動してしま
う。このためｌＯ進数で３１〜３２の振幅変化を生じ、
変調出力に第１図に示す如く一約３６ｄ　Ｂ　（１／６
４）のキャリアリーク１６ａとして重畳されてしまい、
画質に悪影響を与えるという問題があった。

そこで本発明は、直角平衡変調時におけるディジタルカ
ラー信号の符号反転により発生するペデスタルレベル対
応値の周期的変動が精度良く抑制され得るディジタルカ
ラーエンコーダを提供することにある。

［問題点を解決する為の手段］ 本発明は上記の問題を解決し目的を達成する為に次のよ
うな手段を講じた。対応アナログカラーサブキャリア信
号の半周期毎に符号反転に対応して発生するディジタル
カラー信号のペデスタルレベル対応値の周期的変動に同
期したディジタル態様の補正信号を発生する手段を有し
、上記ディジタルカラー信号からこの補正信号を実質的
に減算することにより上記ペデスタルレベル対応値の周
期的変動を抑制するように構成した。

［作用］ このような手段を講じたことにより次のような作用を呈
する。補正する手段によりディジタルカラー信号からこ
のディジタルカラー信号のペデスタルレベル対応値の周
期的変動に同期したディジタル態様の補正信号が減算さ
れるので、ペデスタルレベル対応値の周期的変動がリア
ルタイムで精度良く抑制できる。

［実施例〕 第１図は本発明の一実施例を示す図である。第１図にお
いて、キャリアリーク除去回路１８は前記変調回路１６
により直角平衡変調信号に重畳されたキャリアリークｌ
ｅａを除去する為の回路である。

なお第４図に示す部分と同一部分については同一符号を
付し説明は省略する。

第２図はペデスタルレベルの周期的変動を除去する為の
説明図である。第２図５１１は直角平衡変調される前の
ディジタルカラー信号のペデスタルレベルを示す図であ
り、１０進数で３１となっており、２進数で０１１１１
１となっている。第２図ｓ１２は変調後のペデスタルレ
ベルＡの周期的変動を示す図であり、ｌＯ進数でレベル
３１（２進数で０１１１１１）とレベル３２（２進数で
１０００００）となっている。第２図ｓ１３は第２図ｓ
１２の周期的変動に同期したディジタル補正信号Ｂを示
す図であり、レベルＯとレベル１なる信号である。第２
図５１１は前記第２図ｓ１２に示す変調後のペデスタル
レベルＡから第２図ｓ１３に示すディジタル補正信号Ｂ
を減算した値を示す図である。この減算後のレベルはど
の時点でも常に一定値３ルベルとなっており、第２図５
１１に示す変調前のペデスタルレベル３１となっている
。

次にこのような減算処理を実行する為の具体例を以下説
明する。

第３図はキャリアリーク除去回路Ｉ８を示す図であり、
次のように構成されている。第３図において、ｌ　　（
ｌａ−１１’）は第２図ｓ１２に示す直角平衡変調され
た６ビツトのディジタルカラー信号のペデスタルレベル
Ａ　（ＡＩ　−Ａ６　）が入力される入力端子であり、
入力端子１ａに最下位桁のビット信号が入力されるもの
となっている。２は前記直角平衡変調信号Ａの周期的変
動に同期した第２図ｓ１３に示すディジタル補正信号Ｂ
が入力される入力端子である。３（３ａ〜３１’）は入
力端子（ｌａ−１ｆ）のそれぞれの端子に対応して設け
られたエクスクル−シブ・オア回路である。エクスクル
−シブ・オア回路３ａ〜３ｆはそれぞれ入力端子１ａ〜
１ｆの同一符号に対応して１ビツトのディジタルカラー
信号のペデスタルレベルＡ１〜Ａ６と、前記入力端子２
からディジタル補正信号Ｂとを共に入力し、排他的論理
和して各ビット毎に全加算器４（４ａ〜４ｎに出力する
ものとなっている。インバータ２ａは入力端子２からデ
ィジタル補正信号Ｂを入力し、この信号Ｂを反転して後
述する全加算器４ａに出力し、この値に信号ＣＯの値ｌ
が加算されるものとなっている。すなわちキャリアリー
ク除去回路１６はディジタル補正信号Ｂの補数（インバ
ータ２ａで反転＋１）なる処理を行い、この値と変調後
のペデスタルレベルＡとを全加算器４（４ａ〜４ｆ’）
で加算してＡ−Ｂなる除算処理を行なうものとなってい
る。

全加算器４（４ａ〜４１’）は前記エクスクル−シブ・
オア回路３（３ａ〜３１’）に対応して設けられ、出力
ＤＩ−ＤＯと前記信号ＣＯＯ値１とキャリー信号Ｃ（Ｃ
１〜ＣＢ）を加算し、上位ビットの全加算器にキャリー
信号Ｃを出力し、また和信号Ｓ　（Ｓｔ　−５６）をＡ
ＮＤ回路５（５ａ〜５ｆ）に出力するものとなっている
。ＡＮＤ回路５は各ビットに対応した全加算器４（４ａ
〜４ｒ）から和信号Ｓ　（Ｓｌ　−Ｓ６　）と、全加算
器４「からのキャリー信号Ｃ６とを入力し、論理積し各
ビット毎に対応して出力端子６（６ａ〜Ｂｆ’）に６ビ
ツトのディジタル信号を出力するものとなっている。

次にこのように構成された実施例の作用を説明する。ま
ず第２図ｓ１２に示す変調後のベデルタルレベル信号３
１　（０１１１１１）が入力端子１（ｌａ〜１１’）を
介して各エクスクル−シブ・オア回路３（３ａ〜３ｆ）
に入力される。また第２図ｓ１３に示すディジタル補正
信号０が入力端子２を介して各エクスクル−シブ・オア
回路３（３ａ〜３ｆ’）に入力される。

そうすると、このエクスクル−シブ・オア回路３の出力
Ｄｌ−Ｄ６は順番に１１１１１０となる。またインバー
タ２ａにより前記補正信号は反転されて１となり、さら
に全加算器４ａで信号ＣＯの値Ｉが加算されて１０とな
る。さらにこの全加算器４ａにより前記出力ＤＩの値ｌ
と補数処理結果ｌＯとを加算し、１１なる結果を得る。

したがってキャリー信号ＣＩの値ｌが全加算器４ａｂに
出力され、和信号Ｓｌの値１がＡＮＤ回路５ａに出力さ
れる。全加算器４ｂによりキャリー信号ＣＩの値ｌと、
信号ＣＯの値ｌと、出力Ｄ２の値１とが加算され、キャ
リー信号Ｃ２の値ｌが全加算器４ｃに出力され、和信号
Ｓ２の値１がＡＮＤ回路５ｂに出力される。同様に全加
算器４０〜４ｃまでキャリー信号の値１が全加算器４ｄ
〜４ｆに出力され、和信号Ｓの値りがＡＮＤ回路４０〜
４ｃに出力される。そして全加算器４ｆにおいて、キャ
リー信号Ｃ５の値Ｉと、出力Ｄ６の値Ｑと、信号ＣＯの
値１とが加算され、和信号Ｓ６の値０がＡＮＤ回路５ｒ
に出力され、キャリー信号Ｃ６の値１がすべてのＡＮＤ
回路５ａ〜５ｆに出力されて論理積され出力端子６（６
ａ〜６１’）に８ビツトのディジタル信号０１１１１１
　（３１）が出力される。

一方、変調後のペデスタルレベルＡが３２（１［１０（
１００）で補正ディジタル信号Ｂが１であるときでも上
述のように減算処理されると、出力端子６（Ｇａ〜Ｂｆ
’）にＧビットのディジタル信号０１１１’１ｌ（３１
）が出力される。したがってペデスタルレベルは変調後
においても常に一定値３１となり、キャリアリークは除
去され、画質への悪影響が大幅に抑制される。またキャ
リアリーク除去回路１７はフィードバック系をもたない
ので、リアルタイム処理が可能となる。

このように本実施例によれば、キャリアリーク除去回路
１７によりディジタルカラー信号からこのディジタルカ
ラー信号のペデスタルレベル対応値の周期的変動に同期
したディジタル態様の補正信号が減算されるので、ペデ
スタルレベル対応値の周期的変動がリアルタイムで精度
良く抑制できる。

なお本発明は上述した実施例に限定されるものではなく
、その要旨を逸脱しない範囲で種々変形実施可能である
のは勿論である。

［発明の効果］ 本発明によれば、対応アナログカラーサブキャリア信号
の半周期毎に符号反転に対応して発生するディジタルカ
ラー信号のペデスタルレベル対応値の周期的変動に同期
したディジタル態様の補正信号を発生する手段を有し、
上記ディジタルカラー信号からこの補正信号を実質的に
減算することにより上記ペデスタルレベル対応値の周期
的変動を抑制するように構成したので、ディジタルカラ
ー信号のペデスタルレベル対応値の変動がオーブンルー
プの処理により、リアルタイムで精度良く抑圧され得る
ディジタルカラーエンコーダを提供できる。

【図面の簡単な説明】

第１図〜第３図は本発明のカラーエンコーダの一実施例
を示す図で、第１図はカラーエンコーダの概略構成を示
す図、第２図はキャリアリーク除去回路を示す図、第３
図はカラー信号のタイミング図である。第４図〜第８図
は従来例を示す図で、第４図は従来のカラーエンコーダ
の構成を示す図、第５図は直角平衡変調の原理を示す図
、第６図は直角平衡変調の概念図、第７図は具体的な直
角平衡変調回路を示す図、第８図は直角平衡変調回路１
６のタイミング図である。 ■・・・色差信号信号入力端子、２・・・カラーサブキ
ャリア信号入力端子、３・・・エクスクル−シブ・オア
回路、４・・・全加算器、５・・・ＡＮＤ回路、１１・
・・色差信号線順次入力端子、１２・・・段差除去回路
、１３・・・同時化回路、１４・・・ＢＦ重畳回路、１
Ｂ・・・直角平衡変調回路、ｌｅａ・・・キャリアリー
ク、１７．１９・・・出力端子、１８・・・キャリアリ
ーク除去回路、２０ａ　、　２０ｂ・・・色差信号入力
端子、２１ａ　、　２１ｂ・・・インバータ、２２・・
・ロータリスイッチ、２３・・・出力端子、３１ａ。 ３１ｂ・・・色差信号入力端子、３２・・・７．１８Ｍ
Ｈｚ信号入力端子、３３・・・カラーサブキャリア信号
入力端子、３４・・・切換スイッチ、３５・・エクスク
ル−シブ・オア回路。 出願人代理人　弁理士　　坪井　淳 第２図 第５図 第７図

Claims (1)

【特許請求の範囲】
1. 対応アナログカラーサブキャリア信号の半周期毎に符号
   反転に対応して発生するディジタルカラー信号のペデス
   タルレベル対応値の周期的変動に同期したディジタル態
   様の補正信号を発生する手段を有し、上記ディジタルカ
   ラー信号からこの補正信号を実質的に減算することによ
   り、上記ペデスタルレベル対応値の周期的変動を抑制す
   るように構成したことを特徴とするディジタルカラーエ
   ンコーダ。