JPH01175248A - 半導体チップ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、多数の半導体素子が構築された半導体ウェハ
を各半導体素子に分割して得られる半導体チップに関し
、特に、パッケージ、リードフレーム等との接続が容易
である半導体チップに関する。

（従来の技術） 半導体ウェハに多数の半導体素子が作り込まれると、各
半導体素子が分割されて半導体チップとされる。各半導
体チップは１通常、パッケージやリードフレームにダイ
ボンディングされて、各半導体チップの電極部と、パッ
ケージやリードフレームの導体パターンやグランド部と
がボンディングワイヤにより接続される。

第３図に、グイボンディングされた従来の半導体チップ
を示す。半導体チップ４０は、パッケージやリードフレ
ーム等の基板３０にマウントされて。

該基板３０とはボンディングワイヤ５２にて電気的に接
続される。

（発明が解決しようとする問題点） このように、パッケージ等の基板３０と、半導体チップ
４０とをボンディングワイヤにて接続する場合には、該
基板３０上には、該半導体チップ４０を固定するための
ペースト５１等が占める領域のほかに。

ボンディングワイヤ５２を接続するための領域が必要に
なる。このため、基板３０が大型化し、製造される半導
体装置が大型化するという欠点がある。

半導体チップ４０を固定するペースト５１等が基板３０
のボンディングワイヤ５２との接続領域に浸入しないよ
うに、基板３０上にペースト５１等の流れ止め部材３１
を配設する必要もある。

半導体チップ４０の電極部とパッケージ等のグランド部
とをボンディングワイヤ５２で接続すれば。

接地インダクタンスが増大し、半導体チップ４０の性能
が低下するおそれがある。さらに、ボンディングワイヤ
５２を通流する電流量は一定であるため。

半導体チップ４０への電流量を増加させるためには。

接続されるボンディングワイヤ５２の数量を増加させな
ければならない。ボンディングワイヤ５２の数量を増加
させれば、経済性が損なわれ、また、その接続のために
工程が増えることになり２作業性が損なわれる。

本発明は上記従来の問題を解決するものであり。

その目的は、半導体本体の電極部を、ボンディングワイ
ヤを用いることなくパッケージなどの導体パターンやグ
ランド部に容易に接続することができる半導体チップを
提供することにある。本発明の他の目的は、マウントさ
れるパッケージやり一ドフレームの基板を小型化し得る
ために、製造される半導体装置を小型化することができ
る半導体チップを提供することにある。

（問題点を解決するための手段） 本発明の半導体チップは、半導体素子が構築されており
、その表面の少なくとも一側縁を面取りすることにより
形成されたテーパー面を存する半導体本体と、前記半導
体素子の電極部に接続されて、該半導体本体のテーパー
面に沿って配設された電極配線と、を有してなり、その
ことにより上記目的が達成される。

（実施例） 以下に本発明を、実施例について説明する。

本発明の半導体チップは、第１図に示すように。

半導体本体１１と電極配線１２とを有する。該半導体本
体１１には、半導体素子が構築されている。該半導体本
体１１の表面側（半導体素子構築側）の−側縁は１面取
りされて、テーパー面１１ａを形成している。

電極配線１２は、該半導体本体１１の表面側に配設され
ている。該電極配線１２は、半導体本体１１における半
導体素子の電極部に接続されており、−側部は、半導体
本体１１のテーパー面１１ａに沿って配設されている。

半導体本体１１の表面および電極配線１２は、テーパー
面１１ａ上に配設された電極配線１２の所定領域を除い
て９例えばＳｉＮ膜などの保護膜１３にて覆われている
。

このような構成の半導体チップ１０は９例えば。

パッケージやリードフレーム等の基板３０におけるボン
ディング領域に９例えばＡｇ系エポキシ樹脂でなる導電
性ペースト２０にてグイボンディングされる。このとき
、導電性ペースト２０は、パッケージ等の基板３０にお
ける導体パターンあるいはグランド部上に位置され、か
つ、半導体半体１１のテーパー面１１ａに沿って配設さ
れた電極配線１２と接触状態とされる。これにより、該
電極配線１２とパッケージ等の基板３０における導体パ
ターしあるいはグランド部とが導電性ペース２０により
導通状態となる。

本発明の半導体チップ１０は１例えば１次のように製造
される。第２図（イ）に示すように、ウニハエ程により
、二次元方向に多数の半導体素子が構築された半導体ウ
ェハ１５の表面に、各半導体素子間の所定の切り代に沿
ってヒドラジン等の異方性エツチング液にてエツチング
することにより。

断面Ｖ字状の溝部１５ａを形成しておく。この溝部１５
ａは、所定の方向に延びる切り代の１本おきに沿って形
成される。

このような状態で、第２図（ロ）に示すように。

半導体ウェハ１５の表面に、電極配線１２を配設する。

この電極配線１２は、電子ビーム蒸着、抵抗加熱蒸着、
スパッタ法等により、　Ａｕ、＾１等の積層金属膜ある
いは単体金属膜を半導体ウェハ１５表面に積層すること
により形成される。該電極配線１２は、半導体ウェハ１
５における７字状の溝部１５ａを挟んで相隣する各半導
体素子の電極部間にわたって形成され、該溝部１５ａ内
面を覆っている。次いで、該半導体ウェハ１５の表面お
よび該電極配線１２表面の全体を覆うべく、プラズマＣ
ＶＤ法により、　２０００人〜６０００人程度の膜厚の
１例えばＳｔＮ膜でなる保護膜１３を積層する。

このような状態で、第２図（ハ）および（ニ）に示すよ
うに、■字状溝部１５ａ内面の電極配線１２上に積層さ
れた保護膜１３を、エツチングにより除去すると共に、
該溝部１５ａと直交する切り代に相当する部分の保護膜
１３も、同様にエツチングにて除去する。そして１例え
ばダイヤモンドカッターブレード等のグイシングツ−を
、■字状溝部１５ａに嵌合させて、該ダイシングソーを
各半導体素子間の切り代（第２図（ハ）および（ニ）の
二点鎖線参照）に沿って移動させて半導体ウェハ１５ａ
を切断すると共に、該Ｖ字状溝部１５ａとは直交する切
り代に相当する部分（第２図（ニ）の二点鎖線参照）を
、同様にグイシングツ−にて切断する。

これにより２本発明の半導体チップ１０が得られる。

得られた半導体チップ１０は、前述のようにダイボンデ
ィング工程に供され、その電極配線１２がパッケージ等
のグランド部等と導電性ペースト２０を介して電気的に
接続される。そして、該導電性ペースト２０が、オーブ
ン等にて所定の硬化条件で硬化され１本発明の半導体チ
ップ１０が基板３０上に固定される。

（発明の効果） 本発明の半導体チップは、このように、半導体本体の表
面における少なくとも一側縁が面取りされたテーパー面
を有し、該テーパー面に沿って電極配線が配設されてい
るために、パッケージ等の基板にマウントする隙に、該
基板の導体パターンやグランド部とは、該半導体チップ
を固定するための導電性ペーストにより電気的に接続す
ることができる。その結果、半導体チップとパッケージ
等の基板とを接続するボンディングワイヤの数量を減少
させることができるため、経済性の向上が図れると共に
、ワイヤボンディング工程における作業性の向上も図れ
る。また、導電性ペーストは。

該半導体チップとパッケージ等の基板とを固定し。

かつ両者を電気的に接続しているため、ボンディングワ
イヤ接続のための領域を必要とせず、パッケージ等の基
板を小型化し得る。ボンディングワイヤの接続領域へペ
ーストが流れ込むことを防止するための流れ止め部材も
不要となる。パッケージ等のグランド部と半導体チップ
の電極部とを導電性ペーストにより電気的に接続する場
合には。

ボンディングワイヤを使用することによる接地インダク
タンスの増大を防止し得るため、高周波デバイスに適用
した場合には利得が大幅に向上し。

該半導体チップの性能の低下を防止し得る。

４、　゛の　　　なＬ 第１図は１本発明の半導体チップをパッケージ等の基板
上にマウントした状態の断面図、第２図（イ）〜（ハ）
はそれぞれ該半導体チップの製造工程を示す断面図、第
２図（ニ）は第２図（ハ）の平面図、第３図は、従来の
半導体チップをパッケージ等の基板上にマウントした状
態の断面図である。

１０・・・半導体チップ、１１・・・半導体本体、１２
・・・電極配線、１３・・・保護膜、２０・・・導電性
ペースト、３０・・・基板。

第１図 第３図

Claims (1)

1. 【特許請求の範囲】 １、半導体素子が構築されており、その表面の少なくと
   も一側縁を面取りすることにより形成されたテーパー面
   を有する半導体本体と、 前記半導体素子の電極部に接続されて、該半導体本体の
   テーパー面に沿って配設された電極配線と、 を有する半導体チップ。