JPH01176391A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
マイクロコンピュータ等の論理集積回路に内蔵されるス
タティック型ＲＡＭ　（ランダム・アクセス・メモリ）
等に利用して特に有効な技術に関するものである。

〔従来の技術〕

マイクロコンピュータ等の論理集積回路に内蔵されるス
タティック型ＲＡＭがある。スタティック型ＲＡＭは、
例えば０ＭＯ３（相補型ＭＯ３）スタティック型メモリ
セルが格子状に配置されてなるメモリアレイを基本構成
とする。

上記メモリアレイを構成するスタティック型メモリセル
は、例えば第２図に示されるように、ＰチャンネルＭＯ
ＳＦＥＴＱ３及びＮチャンネルＭＯＳＦＥＴＱ３７から
なるＣＭＯＳインバータ回路と、ＰチャンネルＭＯＳＦ
ＥＴＱ４及びＮチャンネルＭＯＳＦＥＴＱ３８からなる
もう一つのＣＭＯＳインバータ回路が交差接続されてな
るフリップフロツブ回路を含む。このうち、Ｎチャンネ
ルＭＯＳＦＥＴＱ３７及びＱ３８は、駆動ＭＯＳＦＥＴ
として機能し、ＰチャンネルＭＯＳＦＥＴＱ３及びＱ４
は、負荷ＭＯＳ　Ｆ　ＥＴとして機能する０両インバー
タ回路の共通結合された入出力端子は、フリップフロツ
ブ回路の入出力ノードとされ、一対の伝送ゲートＭＯＳ
ＦＥＴＱ３９及びＱ４０を介して、対応する相補データ
線ＤＯ・百τに結合される。上記伝送ゲートＭＯＳＦＥ
ＴＱ３９及びＱ４０のゲートは、対応するワード線ＷＯ
に共通結合される。

スタティック型ＲＡＭについては、例えば、特開昭６１
−１８４７９０号公報等がある。

〔発明が解決しようとする問題点〕

上記スタティック型ＲＡＭは、次のような問題点を持つ
、すなわち、第２図のスタティック型メモリセルにおい
て、論理“１”又は論理′０”の記憶情報は、対応する
相補データ線から伝送ゲートＭＯＳＦＥＴＱ３９及びＱ
４０を介して入力され、これに対応して上記フリップフ
ロツブ回路がセット又はリセット状態とされる。言い換
えるならば、記憶情報は、上記駆動ＭＯＳＦＥＴＱ３９
及びＱ４０のゲート容量に電荷の形で保持され、これら
の電荷は、相補的にオン状態とされる負荷ＭＯＳＦＥＴ
Ｑ３又はＱ４を介して、そのリーク分が補充される。し
たがって、負荷ＭＯＳＦＥＴＱ３及びＱ４は、上記電荷
のリーク分を補充しうる程度のコンダクタンスを持つよ
うな必要最小限のサイズとされ、またその拡散層に設け
られるコンタクトも通常１個のみとされる。このため、
これらのメモリセルＭＣは、例えば第２図に×印で示さ
れるような位置において、断線等の障害が生じる可能性
が比較的高い。しかも、上記のような障害によって負荷
ＭＯＳＦＥＴＱ４が機能しない状態となった場合でも、
メモリセルは、駆動ＭＯＳＦＥＴＱ３７のゲート容量Ｃ
ｇに蓄えられる電荷によって、そのダイナミックな情報
保持時間に相当する間、正常な記憶データを保持するこ
とができる。これにより、メモリセルは、その負荷ＭＯ
ＳＦＥＴに障害があるにもかかわらず、正常なものと見
なされてしまう。

これに対処するため、全メモリセルに対する書き込み・
読み出し試験を、ゲート容量のディスチャージ時間すな
わちメモリセルのダイナミックな情報保持時間よりも長
い時間間隔を置きながら実行しようとすると、試験時間
が厖大となり、製造コストが増大する。また、電源電圧
を低（しあるいは周辺温度を高くして、メモリセルのダ
イナミックな情報保持時間を短縮することで、上記試験
時間を短縮することも考えられる。ところが、特にスタ
ティック型ＲＡＭがマイクロコンピュータ等の論理集積
回路に内蔵される場合には、電源電圧が低くされあるい
は周辺温度が高くされることで、周辺の論理部が誤動作
し、正常な機能試験を行うことができない。

この発明の目的は、メモリセルの試験時間の短縮を図っ
たスタティック型ＲＡＭ等の半導体装置装置を提供する
ことにある。この発明の他の目的は、スタティック型Ｒ
ＡＭ等を内蔵する論理集積回路等の試験時間を短縮し、
その低コスト化を図ることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、スタティック型メモリセルを構成する２組の
インバータ回路に対応して２本の電源電圧供給線を設け
、通常これらの電源電圧供給線に回路の電源電圧を供給
し所定の制御信号が有効とされるときいずれか一方の電
源電圧供給線に回路の接地電位を選択的に供給するデー
タセット回路を設けるものである。

〔作　　用〕

上記した手段によれば、上記電源電圧供給線及び対応す
る負荷ＭＯＳＦＥＴを介して、メモリセルの保持データ
を任意にかつ短時間で反転することができ、また保持デ
ータの反転が可能であるかを判定することで、メモリセ
ルの負荷ＭＯＳＦＥＴの正常性を確認できる。これによ
り、メモリセルの試験時間を短縮できるため、スタティ
ック型ＲＡＭを含む論理集積回路等の試験時間を短縮し
、その低コスト化を図ることができる。

〔実施例〕

第１図には、この発明が通用されたＣＭＯＳスタティッ
ク型ＲＡＭの回路ブロック図が示されている。この実施
例のスタティック型ＲＡＭは、特に制限されないが、マ
イクロコンピュータ等の論理集積回路に内蔵される。ス
タティック型ＲＡＭを構成する各回路素子は、論理集積
回路の他のブロックを構成する回路素子とともに、特に
制限されないが、単結晶Ｎ型シリコンのような１個の半
導体基板上において形成される。なお、第１図において
、チャンネル（バックゲート）部に矢印が付加されるＭ
ＯＳＦＥＴはＰチャンネル型であり、矢印の付加されな
いＮチャンネルＭＯＳＦＥＴと区別して示される。

この実施例のスタティック型ＲＡＭは、特に制限されな
いが、チップ選択信号テ百がハイレベルからロウレベル
に変化されることで起動される。

このとき、データセントモード信号ＤＳがハイレベルで
あると、スタティック型ＲＡＭは通常の動作モードとさ
れ、ライトイネーブル信号ＷＥに従って、選択的に書き
込み動作モード又は読み出し動作モードとされる。チッ
プ選択信号Ｃ３がロウレベルに変化されるとき、上記デ
ータセントモード信号ＤＳがロウレベルであると、スタ
ティック型ＲＡＭはデータセットモードとされる。この
とき、スタティック型ＲＡＭは、メモリアレイＭＡＲＹ
を構成するすべてのメモリセルＭＣの保持データを、デ
ータ入力端子ＤＩを介して供給される書き込みデータに
従って選択的に論理“０”又は論理“１”とする。

第１図において、メモリアレイＭＡＲＹは、水平方向に
平行して配置されるｍ＋１本のワード線Ｗ　Ｏ−ｙ　Ｗ
　ｍと、垂直方向に平行して配置されるｎ＋１組の相補
データ線ＤＯ−ＤＯ〜Ｄｎ−下下及びこれらのワード線
と相補データ線の交点に格子状に配置される（ｍ±１）
　ｘ　（ｎ＋１）　（ｌｉｉｌのスタティック型メモリ
セルＭＣから構成される。

メモリセルＭＣのそれぞれは、特に制限されへいが、第
１図に例示的に示されるように、直列形態とされるＰチ
ャンネルＭＯＳＦＥＴＱＩ及びＮチャンネルＭＯＳＦＥ
ＴＱ２１ならびにＰチャンネルＭＯ５ＦＥＴＱ２及びＮ
チャンネルＭＯＳＦＥＴＱ２２からなる第１及び第２の
ＣＭＯＳインバータ回路を含む。これらのインバータ回
路において、ＮチャンネルＭＯＳＦＥＴＱ２１及びＱ２
２は駆動ＭＯＳ　Ｆ　ＥＴとして機能し、Ｐチャンネル
ＭＯＳＦＥＴＱＩ及びＱ２は上記駆動ＭＯＳＦＥＴに対
する負荷手段として機能する。上記２組のインバータ回
路は、その入力端子及び出力端子が互いに交差接続され
ることで、１個のフリップフロップ回路を構成する。上
記２組の共通結合された入力端子及び出力端子は、フリ
ップフロップ回路の入出力ノードａ及びｂとされる。

メモリアレイＭＡＲＹの同一の列に配置されるｍ＋１個
のメモリセルＭＣを構成するフリップフロップ回路の入
出力ノードａ及びｂは、対応する一対のＮチャンネル型
伝送ゲートＭＯＳＦＥＴＱ２３及びＱ２４を介して、対
応する相補データ線ＤＯ・丁子〜Ｄｎ−Ｄ下にそれぞれ
結合される。

メモリアレイＭＡＲＹの同じ行に配置されるｎ＋１個の
メモリセルＭＣの上記伝送ゲ−）ＭＯＳＦＥＴＱ２３及
びＱ２４のゲートは、対応するワード線ＷＯ〜Ｗｍにそ
れぞれ共通結合される。

この実施例のスタティック型ＲＡＭにおいて、メモリア
レイＭＡＲＹの同一の行に配置されるｎ＋１個のメモリ
セルＭＣの一方の負荷ＭＯＳＦＥＴＱＩのソースは、対
応する電源電圧供給線ＶＡＯ〜ＶＡｍ（第２の電源電圧
供給線）にそれぞれ共通結合される。同様に、メモリア
レイＭＡＲＹの同一の行に配置されるｆｉ＋１個のメモ
リセルＭＣの他方の負荷ＭＯＳＦＥＴＱ２のソースは、
対応する電源電圧供給線ＶＢＯ〜ＶＢｍ（第３の電源電
圧供給線）にそれぞれ共通結合される。さらに、メモリ
アレイＭＡＲＹの同一の行に配置されるｎ＋１個しのメ
モリセルＭＣの駆動ＭＯＳＦＥＴＱ２１及びＱ２２のソ
ースは、対応する接地電位供給線ＧＯ〜Ｇｍ（第１の電
源電圧供給線）にそれぞれ共通結合される。

上記電源電圧供給線ＶＡＯ〜ＶＡｍは、特に制限されな
いが、データセット回路ＤＳＣの対応するＣ　Ｍ　ＯＳ
インバータ回路Ｎ１〜Ｎ２の出力端子にそれぞれ結合さ
れる。インバータ回路Ｎ１−Ｎ２を構成するＰチャンネ
ルＭ　ＯＳ　Ｆ　Ｅ　Ｔ及びＮチャンネルＭＯＳ　Ｆ　
ＥＴは、比較的大きなコンダクタンスを持つように設計
される。インバータ回路Ｎ１−Ｎ２の入力端子は、さら
に対応するノアゲート回路Ｎ０ＧＩ−ＮＯＧ２の出力端
子に結合される。ノアゲート回路Ｎ００１〜Ｎ０Ｇ２の
一方の入力端子には、後述するデータ人カバフファＤＩ
Ｂから、非反転内部書き込み信号ｗｄが共通に供給され
る。ノアゲート回路Ｎ０ＣＩ−ＮＯＧ２の他方の入力端
子には、後述するタイミング発生回路ＴＯから、反転タ
イミング信号φｓａが共通に供給される。非反転内部書
き込み信号ｗｄは、後述するように、データ入力端子Ｄ
Ｉを介して供給される書き込みデータに従って形成され
る。また、反転タイミング信号７Ｔτは、スタティック
型ＲＡＭが通常の動作モードとされるときハイレベルと
され、スタティック型ＲＡＭが所定の試験モードとされ
るとき所定のタイミングで一時的にロウレベルとされる
。

同様に、上記電源電圧供給線ＶＢＯ〜ＶＢｍは、特に制
限されないが、データセット回路ＤＳＣの対応するＣＭ
ＯＳインバータ回路Ｎ３〜Ｎ４の出力端子にそれぞれ結
合される。インバータ回路Ｎ３及びＮ４を構成するＰチ
ャンネルＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴは
、比較的大きなコンダクタンスを持つように設計される
。インバータ回路Ｎ３〜Ｎ４の入力端子は、さらに対応
するノアゲート回路Ｎ０Ｇ３〜Ｎ０Ｇ４の出力端子に結
合される。ノアゲート回路Ｎ００３〜Ｎ０Ｇ４の一方の
入力端子には、上記データ入カバソファＤＩＢから、反
転内部書き込み信号ｗｄが共通に供給される。また、ノ
アゲート回路Ｎ００３〜Ｎ０Ｇ４の他方の入力端子には
、タイミング発生回路ＴＯから、上記反転タイミング信
号φｓａが共通に供給される０反転内部書き込み信号；
ｉは、データ入力端子ＤＩを介して供給される書き込み
データに従って、上記非反転内部書き込み信号Ｗｄと相
補的に形成される。

さらに、上記接地電位供給線Ｇ　Ｏ−Ｇ　ｍは、対応す
るＮチャンネルＭＯＳＦＥＴＱ３３〜Ｑ３４（第１のＭ
ＯＳＦＥＴ）を介して、回路の接地電位（第１の電源電
圧）に結合される。これらの・ＭＯＳＦＥＴＱ３３〜Ｑ
３４は、比較的小さなコンダクタンスを持つように設計
され、そのゲートがそれぞれのドレインに結合されるこ
とでダイオード形態とされる。接地電位供給線Ｇ　Ｏ−
Ｇ　ｍは、さらに上記ＭＯＳＦＥＴＱ３３〜Ｑ３４に並
列形態に設けられるＮチャンネルＭＯＳＦＥＴＱ３５〜
Ｑ３６を介して、回路の接地電位に結合される。

これらのＭＯＳＦＥＴＱ３３〜Ｑ３４は、比較的大きな
コンダクタンスを持つように設計される。

ＭＯＳＦＥＴＱ３５〜Ｑ３６のゲートには、タイミング
発生回路ＴＧから、反転タイミング信号７ｓｂが共通に
供給される。この反転タイミング信号φｓｂは、スタテ
ィック型ＲＡＭが通常の動作モードとされるときハイレ
ベルとされ、スタティック型ＲＡ　Ｍが所定の試験モー
ドとされるとき上記反転タイミング信号７７Ｔとともに
一時的にロウレベルとされる。

これらのことから、スタティック型ＲＡＭが通常の動作
モードとされ上記反転タイミング信号７Ｔｉがハイレベ
ルとされるとき、ノアゲート回路Ｎ０ＧＩ　〜Ｎ０Ｇ２
及びＮ０Ｇ３〜Ｎ０Ｇ４（７）出力信号は、非反転内部
書き込み信号ｗｄ及び反転内部書き込み信号ｗｄに関係
なくすべてロウレベルとなる。したがって、インバータ
回路Ｎ１〜Ｎ２及びＮ３〜Ｎ４の出力信号はハイレベル
となり、電源電圧供給線Ｖ　Ａ　Ｏ〜Ｖ−Ａｍ及びＶＢ
θ〜■Ｂｍには、ＣＭＯＳインバータ回路Ｎ１〜Ｎ２及
びＮ３〜Ｎ４のＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔを介
して、回路の電源電圧Ｖｃｃ（第２の電源電圧）が供給
される・このとき、上記反転タイミング信号φｓｂが同
様にハイレベルとされることから、比較的大きなコンダ
クタンスを持つＭＯＳＦＥＴＱ３５〜Ｑ３０がオン状態
とされる。このため、接地電位供給線ＧＯ〜Ｇｍには、
上記ＭＯＳＦＥＴＱ３５〜Ｑ３６と比較的小さなコンダ
クタンスを持っＱ３３〜Ｑ３４を介して、回路の接地電
位が供給される。これにより、メモリアレイＭＡＲＹの
すべてのメモリセルＭＣは、通常のスタティック型メモ
リセルとして機能する。

一方、スタティック型ＲＡＭが所定の試験モードとされ
上記反転タイミング信号φｓａ及びφＳｂが一時的にロ
ウレベルとされると、データセント回路ＤＳＣでは、ま
ず反転タイミング信号φ３ｂがロウレベルとされること
で、比較的大きなコンダクタンスを持つＭＯＳＦＥＴＱ
３５〜Ｑ３６がオフ状態となる。このため、上記接地電
位供給＆ｊＬＧＯ−Ｇｍは、比較的小さなコンダクタン
スを持つＭＯＳＦＥＴＱ３３〜Ｑ３４のみを介して、回
路の接地電位に結合される。データセット回路ＤＳＣで
は、さらに反転タイミング信号φｓａがロウレベルとさ
れることで、ノアゲート回路Ｎ。

Ｇｌ〜Ｎ０Ｇ２及びＮ００３〜Ｎ０Ｇ４の出力信号が、
非反転内部書き込み信号ｗｄ及び反転内部書き込み信号
ｗｄに従って、選択的にハイレベルとされる。すなわち
、反転タイミング信号ｐｓτがロウレベルとされるとき
、データ入力端子ＤＩを介して供給される書き込みデー
タが論理“０゛であって上記非反転内部書き込み信号ｗ
ｄがロウレベルとされる場合、ノアゲート回路Ｎ０Ｇ１
〜Ｎ０Ｇ２の出力信号が選択的にハイレベルとされる。

したがって、インバータ回路Ｎ１〜Ｎ２の出力信号がロ
ウレベルとなり、電源電圧供給線ＶＡＯ〜ＶＡｍには、
インバータ回路Ｎ１〜Ｎ２のＮチャンネルＭＯＳＦＥＴ
を介して、回路の接地電位が供給される。このとき、ノ
アゲート回路Ｎ。

０３〜Ｎ０Ｇ４の出力信号はロウレベルとされ、電源電
圧供給線ＶＢＯ〜ＶＢｍには、回路の電源電圧Ｖｃｃが
供給される。このため、メモリアレイＭ　Ａ　ＲＹを構
成するすべてのメモリセルＭＣは、その負荷ＭＯＳ　Ｆ
　ＥＴＱ　２が正常に機能する場合に限って、論理“０
”の記憶データを保持するり一セット状態とされる。こ
のとき、接地電位供給線Ｇｏ−Ｇｍは、前述のように、
比較的小さなコンダクタンスを持つＭＯＳＦＥＴＱ３３
〜Ｑ３４を介して、回路の接地電位に結合される。この
ため、各メモリセルＭＣのフリップフロップ回路のノー
トａ及びｂのレベル差は圧縮され、各メモリセルＭＣの
リセット状態への反転動作は高速化される。

いずれかのメモリセルＭＣにおいて断線等の障害が発生
し、負荷ＭＯＳＦＥＴＱ２が正常に機能できない場合、
そのメモリセルＭＣは、ノードｂがロウレベルのままと
なり、セット状態からリセット状態に反転できない。

反転タイミング信号φｓａがロウレベルとされるとき、
データ入力端子ＤＩを介して供給される書き込みデータ
が論理“ｌ”であって上記反転内部書き込み信号ｗｄが
ロウレベルとされる場合、ノアゲート回路Ｎ０Ｇ３〜Ｎ
０Ｇ４の出力信号が選択的にハイレベルとされる。した
がって、インバータ回路Ｎ３〜Ｎ４の出力信号はロウレ
ベルとなり、電源電圧供給線ＶＢＯ〜ＶＢｍには、イン
バータ回路Ｎ３〜Ｎ４ＯＮチヤンネルＭＯＳＦＥＴを介
して、回路の接地電位が供給される。このとき、ノアゲ
ート回路Ｎ０Ｇ１〜Ｎ０Ｇ２の出力信号はロウレベルと
され、電源電圧供給線ＶＡＯ〜ＶＡｍには、回路の電源
電圧Ｖｃｃが供給される。

また、接地電位供給線ＧＯ〜Ｑｍは、前述のように、比
較的小さなコンダクタンスを持つＭＯＳＦＥＴＱ３３〜
Ｑ３４を介して、回路の接地電位に結合される。このた
め、メモリアレイＭＡＲＹを構成するすべてのメモリセ
ルＭＣは、その負荷ＭＯＳＦＥＴＱＩが正常に機能する
場合に限って、論理“１”の記憶データを保持するセッ
ト状態とされる。いずれかのメモリセルＭＣにおいて断
線等の障害が発生し、負荷ＭＯＳＦＥＴＱＩが正常に機
能できない場合、そのメーモリセルＭＣは、ノードａが
ロウレベルのままとなり、リセット状態からセット状態
に反転できない。

第１図において、メモリアレイＭＡＲＹを構成するワー
ド線Ｗ　Ｏ−Ｗ　ｍは、ＸアドレスデコーダＸＤＣＲに
結合され、Ｘアドレス信号ＡＸＯ〜ＡＸｉに従って択一
的に選択状態とされる。

ＸアドレスデコーダＸＤＣＲには、後述するＸアドレス
バフノアＸＡＤＢから、ｉ＋１ビットの相補内部アドレ
ス信号ａｘＱ〜土ｘｉ（ここで、例えば非反転内部アド
レス信号ａｘＱと反転内部アドレス信号ａｘＱをあわせ
て相補内部アドレス信号ａｘＱのように表す。以下同じ
、）が供給される。また、タイミング発生回路ＴＧから
、タイミング信号φｃｅが供給される。このタイミング
信号φｃｅは、通常ロウレベルとされ、スタティック型
ＲＡＭがセント状態とされるとき所定のタイミングでハ
イレベルとされる。

ＸアドレスデコーダＸＤＣＲは、上記タイミング信号φ
ｃｅがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、ＸアドレスデコーダＸ
ＤＣＲは、上記相補内部アドレス信号ａｘＯｘａｘｉを
デコードし、対応する一本のワード線Ｗ　Ｏ＝　Ｗ　ｍ
を択一的に／Ｓイレベルの選択状態とする。

ＸアドレスバフノアＸＡＤＢは、論理集積回路の図示さ
れないメモリ制御ユニットから、アドレス入力端子ＡＸ
Ｏ”ＡＸｉを介して供給されるＸアドレス信号ＡＸＯ＝
ＡＸｉを取り込み、保持する。また、これらのＸアドレ
ス信号ＡＸＯ〜ＡＸｉをもとに、上記相補内部アドレス
信号ａｘＱ〜−ａ　ｘ　ｉを形成して、上記Ｘアドレス
デコーダＸＤＣＲに供給する。

一方、メモリアレイＭＡＲＹを構成する相補データ線Ｄ
Ｏ・ＤＯ〜Ｄｎ−Ｄｎは、その一方におイテ、対応する
ＭＯＳＦＥＴＱ２５・Ｑ２６〜Ｑ２７・Ｑ２Ｂを介して
、回路の電源電圧Ｖｃｃに結合される。これらのＭＯＳ
ＦＥＴは、そのゲートとドレインが共通結合されること
でダイオード形態とされ、相補データ線Ｄｏ−ＤＯ〜Ｄ
ｎ−Ｄｎに対する負荷ＭＯＳＦＥＴとして機能する。

メモリアレイＭＡＲＹを構成する相補データ線ＤＯ・Ｄ
Ｏ〜Ｄｎ−Ｄｎは、その地方において、カラムスー（７
チＣ８Ｗの対応するスイッチＭＯＳＦＥＴＱ２９・Ｑ３
０〜Ｑ３１−Ｑ３２にそれぞれ結合される。これらのス
イッチＭＯＳＦＥＴの他方は、相補共通データ線の非反
転信号線ＣＤ及び反転信号線ＣＤにそれぞれ共通結合さ
れる。各対のスイッチＭＯＳＦＥＴのゲートはそれぞれ
共通結合され、ＹアドレスデコーダＹＤＣＲから対応す
るデータ線選択信号ＹＯ〜Ｙｎが供給される。

これにより、カラムスイッチＣ８Ｗの各スイッチＭＯＳ
ＦＥＴは、対応するデータ線選択信号ＹＯ〜Ｙｎが択一
的にハイレベルとされることでオン状態となり、対応す
る相補データ線ＤＯ・丁子〜Ｄｎ−百１と相補共通デー
タ線ＣＤ−７石を選択的に接続する。

ＹアドレスデコーダＹＤＣＲには、後述するＹアドレス
バッファＹＡＤＢから、ｊ＋１ビットの相補内部アドレ
ス信号ａｙＯ〜ａｙｊが供給される。また、タイミング
発生回路ＴＯから、上述のタイミング信号φｃｅが供給
される。

ＹアドレスデコーダＹＤＣＲは、上記タイミング信号φ
ｃｅがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、ＹアドレスデコーダＹ
ＤＣＲは、上記相補内部アドレス信号ａｙＱ〜ａｙｊを
デコードし、対応するデータ線選択信号ＹＯ〜Ｙｎを択
一的にハイレベルの選択状態とする。

ＹアドレスバッファＹＡＤＢは、論理集積回路の図示さ
れないメモリ制御ユニットから、アドレス入力端子ＡＹ
Ｏ〜ＡＹｊを介して供給されるＹアドレス信号ＡＹＯ〜
ＡＹＪを取り込み、保持する。また、これらのＹアドレ
ス信号ＡＹＯ−ＡＹｊをもとに、上記相補内部アドレス
信号ａｙＯ〜ａｙｊを形成し、上記Ｙアドレスデコーダ
ＹＤＣＲに供給する。

相補共通データ線ＣＤ　−ＣＤには、特に制限されない
が、リードアンプＲＡの入力端子が結合されるとともに
、ライトアンプＷＡの出力端子が結合される。上記リー
ドアンプＲＡの出力端子は、さらにデータ出力バッファ
ＤＯＢの入力端子に結合される。また、上記ライトアン
プＷＡの入力端子は、さらにデータ人カバソファＤＩＢ
の出力端子に結合される。リードアンプＲＡ、　ライト
アンプＷＡ及びデータ出力バッファＤＯＢには、タイミ
ング発生回路ＴＧから、タイミング信号φｒａ。

φｗｅ及びφｏｅがそれぞれ供給される。このうち、タ
イミング信号φｒａ及びφＯｅは、スタティック型ＲＡ
Ｍが読み出し動作モードで選択状態とされるとき、所定
のタイミングで選択的にハイレベルとされる。また、タ
イミング信号φｗｅは、スタティック型ＲＡＭが書き込
み動作モードで選択状態とされるとき、所定のタイミン
グで選択的にハイレベルとされる。

リードアンプＲＡは、上記タイミング信号φｒａがハイ
レベルとされることで、選択的に動作状態とされる。こ
の動作状態において、リードアンプＲＡは、メモリアレ
イＭＡＲＹの選択されたメモリセルＭＣから相補共通デ
ータ線ＣＤ　−ＣＤを介して出力される読み出し信号を
増幅し、データ出力バッファＤＯＢに伝達する。

データ出力バッファＤＯＢは、上記タイミング信号φｏ
ｅがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、データ出力バッファＤＯ
Ｂは、リードアンプＲＡから伝達される読み出し信号を
、データ出力端子ＤＯを介して、論理集積回路の図示さ
れないデータバスに送出する。タイミング信号φＯｅが
ロウレベルとされるとき、データ出力バッファＤＯＢの
出力は、ハイインピーダンス状態とされる。

データ入カバフファＤＩＢは、論理集積回路の図示され
ないデータバスからデータ入力端子ＤＩを介して供給さ
れる書き込みデータを、相補内部書き込み信号とし、ラ
イトアンプＷＡに伝達する。

、これらの相補書き込み信号すなわち非反転内部書き込
み信号ｗｄ及び反転内部書き込み信号ｗｄは、前述のよ
うに、データセット回路ＤＳＣにも供給される。

ライトアンプＷＡは、上記タイミング信号φＷｅがハイ
レベルとされることで、選択的に動作状態とされる。こ
の動作状態において、ライトアンプＷＡは、上記データ
入カバソファＤＩＢから伝達される相補内部書き込み信
号に従って、相補書き込み電流を形成し、相補共通デー
タ線ＣＤ−了を介して、メモリアレイＭＡＲＹの選択さ
れたメモリセルＭＣに供給する。タイミング信号φＷｅ
がロウレベルとされるとき、ライトアンプＷＡの出力は
ハイインピーダンス状態とされる。

タイミング発生回路ＴＧは、論理集積回路の図示されな
いメモリ制御ユニットから、入力端子Ｃ３，ＷＥ及びＤ
Ｓを介して供給されるチップ選択信号Ｃ８，ライトイネ
ーブル信号ＷＥ及びデータセットモード信号ＤＳをもと
に、上記各種のタイミング信号を形成し、各回路に供給
する。

この実施例のスタティック型ＲＡＭにおいて、メモリセ
ルＭＣの情報保持特性を確認するための試験動作は、次
のように行われる。すなわち、スタティック型ＲＡＭは
、特に制限されないが、まず通常の書き込み動作モード
で繰り返し選択状態とされ、メモリアレイＭＡＲＹのす
べてのメモリセルＭＣに、例えば論理“０”の記憶デー
タが書き込まれる。このとき、データセントモード信号
ＤＳはハイレベルとされ、論理゛Ｏ”の書き込みデータ
は、図示されないデータバスからデータ入力端子ＤＩを
介して供給される。

メモリアレイＭＡＲＹのすべてのメモリセルＭＣに対す
る書き込み動作が終了すると、スタティック型ＲＡＭは
通常の読み出し動作モードで繰り返し選択状態とされ、
全メモリセルＭＣに論理“Ｏ″の記憶データが正常に書
き込まれていることが確認される。このとき、各メモリ
セルＭＣから読み出される論理“０゛の読み出しデータ
は、データ出力端子ＤＯを介して送出される。

次に、スタティック型ＲＡＭは、データセットモードと
され、メモリアレイＭＡＲＹのすべてのメモリセルＭＣ
の記憶データが、論理“１”に反転される。このとき、
データセットモード信号ＤＳはロウレベルとされ、デー
タ入力端子ＤＩには論理“１゛の書き込みデータが供給
される。

スタティック型ＲＡＭのデータセットモードにおいて、
データセット回路ＤＳＣには、タイミング発生回路ＴＧ
から反転タイミング信号φｓａ及びφｓｂが供給され、
またデータ入カバソファＤ１Ｂから非反転内部書き込み
信号ｗｄ及び反転内部書き込み信号ｗｄが供給される。

その結果、前述のように、メモリアレイＭＡＲＹのすべ
てのメモリセルＭＣの記憶データが、−斉にかつ短時間
で論理“１”に書き換えられる。

データセットモードによる記憶データの反転が終了する
と、スタティック型ＲＡＭは再度通常の読み出し動作モ
ードで繰り返し選択状態とされ、全メモリセルＭＣの記
憶データが論理“１″に反転されたことが確認される。

このとき、いずれがのメモリセルＭＣから論理″０″の
読み出しデータが出力されるとき、そのメモリセルＭＣ
の負荷ＭＯＳＦＥＴＱＩは、例えばそのドレイン側に断
線等の障害を持つものと判定される。

さらに、スタティック型ＲＡＭは、再度データセントモ
ードとされ、メモリアレイＭＡＲＹのすべてのメモリセ
ルＭＣの記憶データが、論理″″Ｏ”に反転される。こ
のとき、データセットモード信号ＤＳは同様にロウレベ
ルとされ、データ入力端子ＤＩには論理“０”の書き込
みデータが供給される。

２回目のデータセントモードが終了すると、スタティッ
ク型ＲＡＭは再々度通常の読み出し動作モードで繰り返
し選択状態とされ、全メモリセルＭＣの記憶データが論
理“０”に反転されたことが確認される。このとき、い
ずれかのメモリセルＭＣから論理“１″の読み出しデー
タが出力されるとき、そのメモリセルＭＣの負荷ＭＯＳ
　Ｆ　ＥＴＱ２は、例えばそのドレイン側に断線等の障
害を持つものと判定される。

以上のように、この実施例のスタティック型ＲＡＭは、
ＣＭＯＳスタティック型メモリセルＭＣが格子状に配置
されてなるメモリアレイＭＡＲＹを基本構成とする。各
メモリセルＭＣは、それぞれ直列形態とされるＰチャン
ネル型の負荷ＭＯＳＦＥＴとＮチャンネル型の駆動ＭＯ
ＳＦＥＴからなる２個のＣＭＯＳインバータ回路が交差
接続されてなるフリップフロツブ回路を含む。このうち
、一方のインバータ回路を構成するＰチャンネル間Ｏ３
ＦＥＴのソースは、対応する電源電圧供給線ＶＡＯ〜Ｖ
Ａｍにそれぞれ共通結合され、他方のインバータ回路を
構成するＰチャンネル間Ｏ３ＦＥＴのソースは、対応す
る電源電圧供給線ＶＢＯ〜ＶＢｍにそれぞれ共通結合さ
れる。また、両インバータ回路を構成するＮチャンネル
ＭＯＳＦＥＴのソースは、対応する接地電位供給線ＧＯ
−Ｇｍにそれぞれ共通結合される。電源電圧供給線ＶＡ
　Ｏ〜Ｖ　Ａ　ｍ及びＶ　Ｂ　Ｏ〜Ｖ　Ｂ　ｍには、ス
タティック型ＲＡＭが通常の動作モードとされるとき、
ともに回路の電源電圧Ｖｃｃが供給される。また、スタ
ティック型ＲＡＭが所定の試験モードすなわちデータセ
ットモードとされるとき、反転タイミング信号φｓａ、
　　φｓｂ及び相補内部書き込み信号ｗｄ−ｗｄに従っ
て、そのいずれかに回路の接地電位が供給される。接地
電位供給線Ｇ　Ｏ−Ｇ　ｍには、通常比較的大きなコン
ダクタンスを持つＭＯＳＦＥＴＱ３５〜Ｑ３６と比較的
小さなコンダクタンスを持つＭＯＳＦＥＴＱ３３〜Ｑ３
４を介して、回路の接地電位が供給される。また、上記
反転タイミンクイ耳号ψ５ａｂｔ、ｕ・ψｓｂ乃１０ワ
レヘルとされるとき、比較的小さなコンダクタンスを持
つＭＯＳＦＥＴＱ３３〜Ｑ３４（７）みを介して、回路
の接地電位が供給される。これらのことから、この実施
例のスタティック型ＲＡＭでは、メモリアレイＭＡＲＹ
のすべてのメモリセルＭＣの記憶データを、書き込みデ
ータに従って強制的に論理“０”又は論理“１”とする
ことができる、また、このデータセットモードを記憶デ
ータを反転しつつ行うことで、メモリセルＭＣの負ＥＩ
　Ｍ　ＯＳ　Ｆ　ＥＴＱｌ及びＱ２が正常であるかどう
かを識別できる。これにより、スタティック型ＲＡＭの
試験時間を短縮し、スタティック型ＲＡＭを内蔵する論
理集積回路等の低コスト化を推進することができる。言
うまでもなく、これらの試験動作は、論理集積回路の電
源電圧を低（したり、その周辺温度を高くして行う必要
はない、また、上記のようなデータセントモードは、ス
”タテイック型ＲＡＭの初期セットに利用することもで
きる。

以上の本実施例に示されるように、この発明をマイクロ
コンピュータ等の論理集積回路に内蔵されるスタティッ
ク型ＲＡＭに通用した場合、次のような効果を得ること
ができる。すなわち、（１）スタティック型メモリセル
を構成する２組のインバータ回路に対応して２本の電源
電圧供給線を設け、通常これらの電源電圧供給線に回路
の電源電圧を供給し所定の制御信号が有効とされるとき
いずれか一方の電：ａ電圧供給線に回路の接地電位を選
択的に供給するデータセント回路を設けることで、メモ
リセルの保持データを任意にかつ短時間で反転できると
いう効果が得られる。

（２）上記（１）項により、メモリセルの保持データの
反転が可能であるかを判定することで、スタティック型
メモリセルの負荷ＭＯＳＦＥＴに発生ずる断線等の障害
を、その電源電圧や周辺温度を変化させることなく、短
時間で検出できるという効果が得られる。

（３）上記（１１項及び（２）項により、スタティック
型ＲＡＭのメモリセルの情報保持特性に関する試験時間
を短縮できるという効果が得られる。

（４）上記＋１１項〜（３）項により、スタティック型
ＲＡＭ等を含むマイクロコンピュータ等の論理集積回路
の試験時間を短縮し、その低コスト化を図ることができ
るという効果が得られる。

（５）上記（１１項及び（２）項により、スタティック
型ＲＡＭ等のメモリセルに保持される記憶データを、短
時間で論理“Ｏ′又は論理“１”に初期セントできると
いう効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の実施
例において、各メモリセルＭＣは、負荷ＭＯＳＦＥＴＱ
Ｉ及びＱ２に代えて、ポリシリコン等によって形成され
る高抵抗負荷やダイオード形態とされるＮチャンネルＭ
ＯＳＦＥＴｉ荷を用いるものであってもよい。また、デ
ータセット回路ＤＳＣのＭＯＳＦＥＴＱ３３〜Ｑ３４は
、設けなくてもよいし、またそのゲートは、回路の電源
電圧Ｖｃｃに結合してもよい。

電源電圧供給線Ｖ　Ａ　Ｏ〜Ｖ　Ａ　ｍ及びＶＢＯ−Ｖ
Ｂｍに結合されるデータセント回路ＤＳＣのインバータ
回路Ｎ１〜Ｎ４及びノアゲート回路ＮＯ０１〜Ｎ０Ｇ４
等は、その論理が同一であることを条件に、他の論理ゲ
ート回路に置き換えることができる。また、反転タイミ
ング信号φｓａ及び７Ｔ丁ならびに相補内部書き込み信
号ｗｄ−ｗｄのレベルは、任意に組み合わせることがで
きる。スタティック型ＲＡＭに与えられる電源電圧は、
回路の電源電圧Ｖｃｃを接地電位とし回路の接地電位を
負の電源電圧とすることもよいし、ＰチャンネルＭＯ５
ＦＥＴとＮチャンネルＭＯＳＦＥＴを入れ換えることで
電源電圧の極性を反転してもよい。

メモリアレイＭＡＲＹは、複数のメモリマントによって
構成されるものごあってもよいし、相補データ線ＤＯ−
５下〜Ｄｎ−五Ｔに設けられる負荷ＭＯＳＦＥＴＱ２５
・Ｑ２６〜Ｑ２７・Ｑ２８は、例えばタイミング信号φ
ｃｅ等によって選択的にオン状態とされることもよい。

さらに、第１図のスタティック型ＲＡＭの回路ブロック
構成や、アドレス信号及び制御信号の組み合わせ等、種
々の実施形態を採りうるちのである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タ等の論理集積回路に内蔵されるスタティック型ＲＡＭ
に通用した場合について説明したが、それに限定される
ものではなく、例えば、スタティック型ＲＡＭとして単
体で用いられるものやスタティック型ＲＡＭを含む他の
各種のディジタル処理装置等にも通用できる０本発明は
、少なくともそのメモリアレイが負荷手段を含むスタテ
ィック型メモリセルによつて構成される半導体記憶装置
及びそのような半導体記憶装置を内蔵するディジタル装
置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、スタティック型メモリセルを構成する２
組のインバータ回路に対応して２本の電源電圧供給線を
設け、通常これらの電源電圧供給線に回路の電源電圧を
供給し所定の制御信号が有効とされるときいずれか一方
の電源電圧供給線に回路の接地電位を選択的に供給する
データセット回路を設けることで、メモリセルの保持デ
ータを仔怠にかつ短時間で反転できる。また、メモリセ
ルの保持データの反転が可能であるかを判定することで
、スタティック型メモリセルの負荷ＭＯ３ＦＥ′ｒに発
生する断線等の障害を、その電源電圧や周辺温度を変化
させることなく、短時間で検出できる。これにより、ス
タティック型ＲＡ　Ｍ等を含むマイクロコンピュータ等
の論理集積回路の試験時間を淘縮し、その低コスト化を
図ることができるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたスタティック型ＲＡＭ
の一実施例を示す回路ブロック図、第２図は、従来のス
タティック型ＲＡＭのメモリアレイの一例を示す回路図
である。 ＭＡＲＹ・・・メモリアレイ、ＭＣ・・・スタティック
型メモリセル、ＤＳＣ・・・データセント回路、Ｃ３Ｗ
・・・カラムスイッチ、ＸＤＣＲ・・・Ｘアドレスデコ
ーダ、ＹＤＣＲ・・・Ｙアドレスデコーダ、ＸＡＤＢ・
・・・Ｘアドレスバッファ、ＹＡＤＢ・・・・Ｙアドレ
スバッファ、ＲＡ・・・リードアンプ、ＷＡ・・・ライ
トアンプ、ＤＯＢ・・・データ出カバソファ、ＤＩＢ・
・・データ入カバソファ、ＴＧ・・・タイミング発生回
路。 Ｑ１〜Ｑ４・・・ＰチャンネルＭＯＳＦＥＴ。 Ｑ２１〜Ｑ４０・・・ＮチャンネルＭＯＳ　Ｆ　ＥＴ、
Ｎ１〜Ｎ４・・・ＣＭＯＳインバータ回路、Ｎ。 ０１〜Ｎ０Ｇ４・・・ノアゲート回路、Ｃｇ・・・ゲー
ト容量。

Claims (1)

1. 【特許請求の範囲】 １、第１の電源電圧供給線と第２の電源電圧供給線との
   間に直列形態に設けられる負荷手段及び駆動ＭＯＳＦＥ
   Ｔからなる第１のインバータ回路と上記第１の電源電圧
   供給線と第３の電源電圧供給線との間に直列形態に設け
   られる負荷手段及び駆動ＭＯＳＦＥＴからなる第２のイ
   ンバータ回路とが交差接続されてなるフリップフロップ
   回路を含むメモリセルが格子状に配置されてなるメモリ
   アレイと、通常上記第１の電源電圧供給線に第１の電源
   電圧をまた上記第２及び第３の電源電圧供給線に第２の
   電源電圧をそれぞれ供給し所定の制御信号に従って上記
   第２又は第３の電源電圧供給線に選択的に第１の電源電
   圧を供給するデータセット回路とを具備することを特徴
   とする半導体記憶装置。 ２、上記データセット回路は、外部から供給される書き
   込みデータ信号に従って選択的に上記第２又は第３の電
   源電圧供給線に第１の電源電圧を供給するものであるこ
   とを特徴とする特許請求の範囲第１項記載の半導体記憶
   装置。 ３、上記第１の電源電圧供給線と上記第１の電源電圧と
   の間には、比較的小さなコンダクタンスを持ち定常的に
   オン状態とされる第１のＭＯＳＦＥＴと、比較的大きな
   コンダクタンスを持ち通常オン状態とされかつ上記所定
   の制御信号に従って選択的にオフ状態とされる第２のＭ
   ＯＳＦＥＴとが並列形態に設けられるものであることを
   特徴とする特許請求の範囲第１項又は第２項記載の半導
   体記憶装置。 ４、上記メモリセルは、ＰチャンネルＭＯＳＦＥＴを上
   記負荷手段とし、ＮチャンネルＭＯＳＦＥＴを上記駆動
   ＭＯＳＦＥＴとするＣＭＯＳスタティック型メモリセル
   であることを特徴とする特許請求の範囲第１項、第２項
   又は第３項記載の半導体記憶装置。 ５、上記半導体記憶装置は、論理集積回路に内蔵される
   ものであることを特徴とする特許請求の範囲第１項、第
   ２項、第３項又は第４項記載の半導体記憶装置。