JPH01181345A - 積分回路 - Google Patents
積分回路Info
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- JPH01181345A JPH01181345A JP63007140A JP714088A JPH01181345A JP H01181345 A JPH01181345 A JP H01181345A JP 63007140 A JP63007140 A JP 63007140A JP 714088 A JP714088 A JP 714088A JP H01181345 A JPH01181345 A JP H01181345A
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- JP
- Japan
- Prior art keywords
- circuit
- dump
- integration
- circuits
- integral
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for integration or differentiation; for forming integrals
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Noise Elimination (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明はスペクトラム拡散受信機で使用される積分回路
に関する。 ・ Ｂ１発明の概要 本発明による積分回路は、相関器出力を第１の積分ダン
プ回路と第２の積分ダンプ回路に供給し、それぞれの出
力を合成する合成回路から成る。上記合成回路は加算器
であり、第１の積分ダンプ回路と第２の積分ダンプ回路
は、切り換え制御するスイッチによって、交互に出力す
る。
に関する。 ・ Ｂ１発明の概要 本発明による積分回路は、相関器出力を第１の積分ダン
プ回路と第２の積分ダンプ回路に供給し、それぞれの出
力を合成する合成回路から成る。上記合成回路は加算器
であり、第１の積分ダンプ回路と第２の積分ダンプ回路
は、切り換え制御するスイッチによって、交互に出力す
る。
Ｃ０従来の技術
スペクトラム拡散受信機において、相関器としてマツチ
ドフィルタあるいはコンボルバを用いて拡散された信号
を復調し、その復調出力をある一定時間積分することに
より、マルチパスの影響を減少できることが知られてい
る。
ドフィルタあるいはコンボルバを用いて拡散された信号
を復調し、その復調出力をある一定時間積分することに
より、マルチパスの影響を減少できることが知られてい
る。
第６図（ａ）は、伝播路のマルチパスの影響で、復調出
力に、ａ−１とａ −２の相関スパイクが現われた場合
を示している。
力に、ａ−１とａ −２の相関スパイクが現われた場合
を示している。
この信号を入力として２つの相関スパイクの間隔以上の
期間で積分を行なうと、第６図（ｂ）のように２つの相
関スパイクのエネルギーが加算され、復調出力が増加す
ることになる。
期間で積分を行なうと、第６図（ｂ）のように２つの相
関スパイクのエネルギーが加算され、復調出力が増加す
ることになる。
例えば、従来方式としては、ＰＤＩ（ＰｏｓｔＤ ｅｔ
ｅｃｔｉｏｎ Ｉ ｎｔｅｇｒａｔｉｏｎ ）回路とし
てプロシーデインゲス・オブ・ジ・アイイーイーイー（
ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ ＴＨＥ ＩＥＥＥ）に
掲載されたロバート・イー・カーノ（ＲＯＢＥＲＴ Ｅ
、 ＫＡＨＮ ）著“Ａｄｖａｎｃｅｓ ｉｎ Ｐａｃ
ｋｅｔ Ｒａｄｉｉｏ Ｔｅｃｈｎｏｌｏｇｙ”と題す
る論文に示されている。
ｅｃｔｉｏｎ Ｉ ｎｔｅｇｒａｔｉｏｎ ）回路とし
てプロシーデインゲス・オブ・ジ・アイイーイーイー（
ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ ＴＨＥ ＩＥＥＥ）に
掲載されたロバート・イー・カーノ（ＲＯＢＥＲＴ Ｅ
、 ＫＡＨＮ ）著“Ａｄｖａｎｃｅｓ ｉｎ Ｐａｃ
ｋｅｔ Ｒａｄｉｉｏ Ｔｅｃｈｎｏｌｏｇｙ”と題す
る論文に示されている。
第７図はＰＤＩ回路の構成を示すブロック図で。
図中２１はマツチドフィルタ、２２は１ビツト遅延回路
、２３は積分回路、２４はゼロ閾値回路、２５は掛算器
を表わす。
、２３は積分回路、２４はゼロ閾値回路、２５は掛算器
を表わす。
これは差動位相偏位変調（Ｄｉｆｆｅｒｅｎｔｉａｌ
ＰｈａｓｅＳｈｉｆｔ Ｋｅｙｉｎｇ 、 ＤＰＳＫ
）受信機におけるデータ復調の手法を示しているもので
、マツチドフィルタ出力Ｙ（ｔ）とｙ（ｔ）を１ビツト
遅延させた信号Ｚ（ｔ）を掛算器２５に与えて掛算し、
その信号ｙ（ｔ）ｚ（ｔ）［−Ｕ（ｔ）］に対し、時間
ＡからＢまでの期間において積分を行ない、この繰返し
により、Ｏレベルを基準とするデータ復調を行なうもの
である。
ＰｈａｓｅＳｈｉｆｔ Ｋｅｙｉｎｇ 、 ＤＰＳＫ
）受信機におけるデータ復調の手法を示しているもので
、マツチドフィルタ出力Ｙ（ｔ）とｙ（ｔ）を１ビツト
遅延させた信号Ｚ（ｔ）を掛算器２５に与えて掛算し、
その信号ｙ（ｔ）ｚ（ｔ）［−Ｕ（ｔ）］に対し、時間
ＡからＢまでの期間において積分を行ない、この繰返し
により、Ｏレベルを基準とするデータ復調を行なうもの
である。
積分回路２３はＡからＢまでの期間内で積分を行ない１
次には一度積分値を初期化（ダンプ）し、さらに同様の
動作を行なう。つまり積分ダンプを繰り返す。
次には一度積分値を初期化（ダンプ）し、さらに同様の
動作を行なう。つまり積分ダンプを繰り返す。
この場合、信号Ｕ（ｔ）と積分を行なうＡからＢまでの
積分期間のタイミングで同期がとれていれば、Ｕ（ｔ）
の全てのエネルギーが積分され、データ復調が行なえる
。（第８図（ａ）参照）Ｄ６発明が解決しようとする問
題点 しかし、同期がどれまでの初期同期過程においては、上
述の事項は成立しない。つまり、信号Ｕ（１）に対して
、第８図（ｂ）のように、積分期間（Ａ’ からＢ′ま
で）ダンプ期間が非同期時の場合、ダンプ期間中に入力
された信号は積分されず、情報の欠落となる。
積分期間のタイミングで同期がとれていれば、Ｕ（ｔ）
の全てのエネルギーが積分され、データ復調が行なえる
。（第８図（ａ）参照）Ｄ６発明が解決しようとする問
題点 しかし、同期がどれまでの初期同期過程においては、上
述の事項は成立しない。つまり、信号Ｕ（１）に対して
、第８図（ｂ）のように、積分期間（Ａ’ からＢ′ま
で）ダンプ期間が非同期時の場合、ダンプ期間中に入力
された信号は積分されず、情報の欠落となる。
Ｅ８発明の目的
本発明の第１の目的は、相関器出力の信号を積分ダンプ
によって処理し、データ復調を行なう場合に、非同期で
も信号処理を行なうことができる積分回路を提供するこ
とである。
によって処理し、データ復調を行なう場合に、非同期で
も信号処理を行なうことができる積分回路を提供するこ
とである。
本発明の第２の目的は、そのような積分回路を使用する
スペクトラム拡散受信機を提供することである。
スペクトラム拡散受信機を提供することである。
Ｆ０問題点を解決するための手段
上記第１の目的を達成するために、本発明による積分回
路は、入力信号を所定の時間積分し、しかる後にそのよ
うにして得られた積分値をダンプし、一方がダンプ状態
の時は、他方は積分状態となる第１および第２の積分ダ
ンプ回路と、該第１および第２の積分ダンプ回路の出力
を合成する合成回路とを含むことを要旨とする。
路は、入力信号を所定の時間積分し、しかる後にそのよ
うにして得られた積分値をダンプし、一方がダンプ状態
の時は、他方は積分状態となる第１および第２の積分ダ
ンプ回路と、該第１および第２の積分ダンプ回路の出力
を合成する合成回路とを含むことを要旨とする。
本発明の有利な実施の態様においては、上記合成回路は
加算器であり、上記合成回路は第１の積分ダンプ回路の
出力と第２の積分ダンプ回路の出力を交互に切り換えて
出力するスイッチを有する。
加算器であり、上記合成回路は第１の積分ダンプ回路の
出力と第２の積分ダンプ回路の出力を交互に切り換えて
出力するスイッチを有する。
または、上記合成回路は第１の積分ダンプ回路の出力を
短絡する第１のスイッチと、第２の積分ダンプ回路の出
力を短絡する第２のスイッチと、第１および第２の積分
ダンプ回路の出力を加算する加算器とを有する。
短絡する第１のスイッチと、第２の積分ダンプ回路の出
力を短絡する第２のスイッチと、第１および第２の積分
ダンプ回路の出力を加算する加算器とを有する。
上記第２の目的を達成するために、本発明によるスペク
トラム拡散受信機は、上記相関スパイクを入力として所
定の時間積分を行ない、しかる後に積分値をダンプする
第１および第２の積分ダンプ回路と、該第１および第２
の積分ダンプ回路の出力を合成する合成回路とを含む。
トラム拡散受信機は、上記相関スパイクを入力として所
定の時間積分を行ない、しかる後に積分値をダンプする
第１および第２の積分ダンプ回路と、該第１および第２
の積分ダンプ回路の出力を合成する合成回路とを含む。
Ｇ１作用
相関器出力を第１の積分ダンプ回路と第２の積分ダンプ
回路に供給し、それぞれの出力を合成する合成回路から
成り、第１の積分ダンプ回路と第２の積分ダンプ回路が
、切り換え制御するスイッチによって、交互に出力し、
非同期でも信号処理を行なうことができる。
回路に供給し、それぞれの出力を合成する合成回路から
成り、第１の積分ダンプ回路と第２の積分ダンプ回路が
、切り換え制御するスイッチによって、交互に出力し、
非同期でも信号処理を行なうことができる。
Ｈ０実施例
以下に、図面を参照しながら、実施例を用いて本発明を
一層詳細に説明するが、それらは例示に過ぎず１本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。
一層詳細に説明するが、それらは例示に過ぎず１本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。
第１図は本発明による積分回路の構成を示すブロック図
、第２図はその動作を表わすタイミングチャートを示す
。図中、１，２は積分器、３，４は積分ダンプ切り換え
アナログスイッチ、５，６はバッファ回路、７，８はＩ
−チヤンネル／Ｑ−チヤンネル切り換えアナログスイッ
チ、９，１゜はバッファ回路、１１は加算器、１２はタ
イミング信号生成回路、１３は積分回路、１４は合成回
路を表わす。
、第２図はその動作を表わすタイミングチャートを示す
。図中、１，２は積分器、３，４は積分ダンプ切り換え
アナログスイッチ、５，６はバッファ回路、７，８はＩ
−チヤンネル／Ｑ−チヤンネル切り換えアナログスイッ
チ、９，１゜はバッファ回路、１１は加算器、１２はタ
イミング信号生成回路、１３は積分回路、１４は合成回
路を表わす。
入力される信号、すなわち相関器出方の相関スパイクは
、データの成分により、第３図のように示される。第３
図はマルチパスの影響が無い場合の入力信号の波形を示
し、（ａ）はデータｔｔ Ｉ ＩＩに、（ｂ）はデータ
“０″に対応する。ここでは便宜上入力信号をａとする
。入力された信号ａは２つに分岐され、■チャンネルと
Ｑチャンネルに与えられる。■チャンネルとＱチャンネ
ルは、回路構成は全く同じで、タイミング信号生成回路
１２から出力される積分ダンプ切り換え信号す。
、データの成分により、第３図のように示される。第３
図はマルチパスの影響が無い場合の入力信号の波形を示
し、（ａ）はデータｔｔ Ｉ ＩＩに、（ｂ）はデータ
“０″に対応する。ここでは便宜上入力信号をａとする
。入力された信号ａは２つに分岐され、■チャンネルと
Ｑチャンネルに与えられる。■チャンネルとＱチャンネ
ルは、回路構成は全く同じで、タイミング信号生成回路
１２から出力される積分ダンプ切り換え信号す。
Ｃのタイミングが違うだけである。
まず、入力信号ａは積分器１，２にて積分され、アナロ
グスイッチ３，４によって積分（チャージ）−ダンプ（
ディスチャージ）を行ない、ｄ、ｅの波形を得る。この
スイッチング動作を行なわせるのがタイミング信号生成
回路１２から作られる制御信号す、ｃである。積分期間
では、スイッチ３゜４をオフとし、ダンプ期間では、ス
イッチ３，４をオンし、積分された電圧を放電させる。
グスイッチ３，４によって積分（チャージ）−ダンプ（
ディスチャージ）を行ない、ｄ、ｅの波形を得る。この
スイッチング動作を行なわせるのがタイミング信号生成
回路１２から作られる制御信号す、ｃである。積分期間
では、スイッチ３゜４をオフとし、ダンプ期間では、ス
イッチ３，４をオンし、積分された電圧を放電させる。
したがって、入力信号の相関スパイクが存在する期間に
おいては、大きな積分電圧値が得られる。
おいては、大きな積分電圧値が得られる。
なお、バッファ回路５，６は高入力インピーダンスであ
り、積分された電圧値がリークによって減少されないよ
うに挿入されている（第４図参照）。
り、積分された電圧値がリークによって減少されないよ
うに挿入されている（第４図参照）。
第４図（ａ）はリークがない場合であり、（ｂ）はリー
クがある場合に対応する。
クがある場合に対応する。
次に、工およびＱチャンネルに分けられた信号を合成す
るために、アナログスイッチ７．８によって信号の経路
を切り換える。アナログスイッチ７．８を制御する信号
ｆ９ｇは、タイミング信号生成回路１２によって作られ
る。制御信号ｆ＋ｇが６高”の時、スイッチ７．８はオ
ンとなり、バッファ回路５あるいはバッファ回路６の出
力がアースと接続され、０［ｖ］となる。制御信号ｆ。
るために、アナログスイッチ７．８によって信号の経路
を切り換える。アナログスイッチ７．８を制御する信号
ｆ９ｇは、タイミング信号生成回路１２によって作られ
る。制御信号ｆ＋ｇが６高”の時、スイッチ７．８はオ
ンとなり、バッファ回路５あるいはバッファ回路６の出
力がアースと接続され、０［ｖ］となる。制御信号ｆ。
ｇが“低”の時、スイッチ７．８はオフとなり、アース
から切り離され、バッファ回路５あるいはバッファ回路
６の出力は加算器１１に入力される。
から切り離され、バッファ回路５あるいはバッファ回路
６の出力は加算器１１に入力される。
制御信号ｆｏｇは互いに相補の関係で、１チヤンネルの
スイッチ７がオンの時は、Ｑチャンネルのスイッチ８は
オフとなる。■チャンネルの信号りとＱチャンネルの信
号ｉが加算器１１に入力され、合成されて出力ｊを得る
。
スイッチ７がオンの時は、Ｑチャンネルのスイッチ８は
オフとなる。■チャンネルの信号りとＱチャンネルの信
号ｉが加算器１１に入力され、合成されて出力ｊを得る
。
■チャンネルの積分ダンプの制御信号をｂのようにとる
と、Ｑチャンネルの積分−ダンプの制御信号Ｃは、工に
対し、９０″ずれ（９０’遅れ）の関係にある。この時
、エチャンネルがダンプ期間であっ工も、Ｑチャンネル
は積分期間である。
と、Ｑチャンネルの積分−ダンプの制御信号Ｃは、工に
対し、９０″ずれ（９０’遅れ）の関係にある。この時
、エチャンネルがダンプ期間であっ工も、Ｑチャンネル
は積分期間である。
逆にＱチャンネルがダンプ期間であっても、１チヤンネ
ルが積分期間であり１丁度工とＱは相補の関係になる。
ルが積分期間であり１丁度工とＱは相補の関係になる。
−したがって、相関器出力を２系統に分岐し、上述の方
法による積分器を構成することにより、信号と非同期で
あっても、確実な積分値が得られる。
法による積分器を構成することにより、信号と非同期で
あっても、確実な積分値が得られる。
なお、合成回路１４のエチャンネルおよびＱチャンネル
切り換えアナログスイッチ７および８と、バッファ回路
９および１０は省略が可能である。
切り換えアナログスイッチ７および８と、バッファ回路
９および１０は省略が可能である。
ただし、この場合にはＳ／Ｎが若干劣化する。
また、合成回路１４は第５図に示される方式が考えられ
る。（ａ）も（ｂ）も制御信号ｆおよびｇと同様な制御
信号Ｖｇによって、（ａ）の場合、交互に各々のスイッ
チをオン／オフし、■チャンネルおよびＱチャンネルの
信号を選択し、（ｂ）の場合も交互に切り換えることに
よって、■チャンネルおよびＱチャンネルの信号を選択
している。
る。（ａ）も（ｂ）も制御信号ｆおよびｇと同様な制御
信号Ｖｇによって、（ａ）の場合、交互に各々のスイッ
チをオン／オフし、■チャンネルおよびＱチャンネルの
信号を選択し、（ｂ）の場合も交互に切り換えることに
よって、■チャンネルおよびＱチャンネルの信号を選択
している。
このような構成をとった場合でも、第２図の加算器出力
ｊと同様な出力が得られる。
ｊと同様な出力が得られる。
相関器によって受信信号と受信機内部の基準信号の相関
をとり、相関スパイクを得るスペクトラム拡散受信機に
おいて、以上記載された積分回路に上記相関スパイクを
入力すれば、非同期でも情報の欠落となることがないか
ら、誤相関が生じない。
をとり、相関スパイクを得るスペクトラム拡散受信機に
おいて、以上記載された積分回路に上記相関スパイクを
入力すれば、非同期でも情報の欠落となることがないか
ら、誤相関が生じない。
なお、本発明による積分回路は、スペクトラム拡散受信
機のみならず、例えば、雑音レベル測定器などで非同期
に到来するインパルス性雑音の短時間内の積分値を得た
い場合などに使用しても好適である。
機のみならず、例えば、雑音レベル測定器などで非同期
に到来するインパルス性雑音の短時間内の積分値を得た
い場合などに使用しても好適である。
■１発明の詳細
な説明した通り１本発明によれば、積分回路における積
分−ダンプ方式の入力信号と制御信号の同期が非同期で
も使用可能となり、さらには。
分−ダンプ方式の入力信号と制御信号の同期が非同期で
も使用可能となり、さらには。
情報の欠落が無くなるという利点が得られる。
第１図は本発明による積分回路の構成を示すブロック図
、第２図はその動作を表わすタイミングチャート、第３
図は入力信号波形図、第４図はりはＰＤＩ回路のブロッ
ク図、第８図は同期がとれている場合および同期がとれ
ていない場合の積分および出力波形図である。 １．２・・・・・・・・・積分器、３，４・・・・・・
・・・積分ダンプ切り換えアナミグスイッチ、５，６・
・・・・・・・・バッファ回路、７，８・・・・・・・
・・ニーチャンネル／ローチャンネル切り換えアナログ
スイッチ、９．１０・・・・・・・・・バッファ回路、
１１・・・・・・・・・加算器、１２・・・・・・・・
・タイミング信号生成回路、１３・・・・・・・・・積
分回路。 １４・・・・・・・・・合成回路。 特許出願人 クラリオン株式会社代理人 弁
理士 永 １）武 三 部第２図 ブイＳンヂテヤート 第３図 人力信ｌ！波形ｍ （ａ） （ｂ） 第４１ｆｉ （ａ） （ｂ）Ｉ関スパイ
ク汰形田 第７図 ＰＤＩ口ｖＩｒａｓｓ
、第２図はその動作を表わすタイミングチャート、第３
図は入力信号波形図、第４図はりはＰＤＩ回路のブロッ
ク図、第８図は同期がとれている場合および同期がとれ
ていない場合の積分および出力波形図である。 １．２・・・・・・・・・積分器、３，４・・・・・・
・・・積分ダンプ切り換えアナミグスイッチ、５，６・
・・・・・・・・バッファ回路、７，８・・・・・・・
・・ニーチャンネル／ローチャンネル切り換えアナログ
スイッチ、９．１０・・・・・・・・・バッファ回路、
１１・・・・・・・・・加算器、１２・・・・・・・・
・タイミング信号生成回路、１３・・・・・・・・・積
分回路。 １４・・・・・・・・・合成回路。 特許出願人 クラリオン株式会社代理人 弁
理士 永 １）武 三 部第２図 ブイＳンヂテヤート 第３図 人力信ｌ！波形ｍ （ａ） （ｂ） 第４１ｆｉ （ａ） （ｂ）Ｉ関スパイ
ク汰形田 第７図 ＰＤＩ口ｖＩｒａｓｓ
Claims (5)
- （１） （ａ）入力信号を所定の時間積分し、しかる後にそのよ
うにして得られた積分値をダンプし、一方がダンプ状態
の時は、他方は積分状態となる第１および第２の積分ダ
ンプ回路、および（ｂ）該第１および第２の積分ダンプ
回路の出力を合成する合成回路 を含むことを特徴とする積分回路。 - （２）上記合成回路が加算器であることを特徴とする特
許請求の範囲第１項記載の積分回路。 - （３）上記合成回路が、第１の積分ダンプ回路の出力と
第２の積分ダンプ回路の出力を交互に切り換えて出力す
るスイッチを有することを特徴とする特許請求の範囲第
１項記載の積分回路。 - （４）上記合成回路が第１の積分ダンプ回路の出力を短
絡する第１のスイッチと、第２の積分ダンプ回路の出力
を短絡する第２のスイッチと、第１および第２の積分ダ
ンプ回路の出力を加算する加算器とを有することを特徴
とする特許請求の範囲第１項記載の積分回路。 - （５）相関器によって受信信号と受信機内部の基準信号
の相関をとり、相関スパイクを得るスペクトラム拡散受
信機において、 （ａ）上記相関スパイクを入力として所定の時間積分を
行ない、しかる後に積分値をダンプする第１および第２
の積分ダンプ回路、および（ｂ）該第１および第２の積
分ダンプ回路の出力を合成する合成回路 を含むことを特徴とするスペクトラム拡散受信機。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007140A JP2688691B2 (ja) | 1988-01-14 | 1988-01-14 | 積分回路 |
| US07/293,111 US4939472A (en) | 1988-01-14 | 1989-01-03 | Integrating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63007140A JP2688691B2 (ja) | 1988-01-14 | 1988-01-14 | 積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01181345A true JPH01181345A (ja) | 1989-07-19 |
| JP2688691B2 JP2688691B2 (ja) | 1997-12-10 |
Family
ID=11657770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63007140A Expired - Fee Related JP2688691B2 (ja) | 1988-01-14 | 1988-01-14 | 積分回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4939472A (ja) |
| JP (1) | JP2688691B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0715761B1 (en) * | 1994-07-04 | 2001-09-26 | Koninklijke Philips Electronics N.V. | Sampling circuit |
| JP2747230B2 (ja) * | 1994-10-04 | 1998-05-06 | ローム株式会社 | 信号処理装置 |
| JP3377451B2 (ja) | 1998-08-26 | 2003-02-17 | シャープ株式会社 | マッチトフィルタ |
| US6163204A (en) * | 1998-12-01 | 2000-12-19 | Peco Ii, Inc. | Fast AC sensor for detecting power outages |
| JP4046015B2 (ja) * | 2002-06-07 | 2008-02-13 | セイコーエプソン株式会社 | 電子回路、電子装置、電気光学装置及び電子機器 |
| RU2283512C1 (ru) * | 2005-02-16 | 2006-09-10 | Федеральное государственное унитарное предприятие Московское опытно-конструкторское бюро "Марс" (ФГУП МОКБ "Марс") | Способ интегрирования сигнала рассогласования для астатических систем автоматического регулирования и устройство для его осуществления |
| EP3005220B1 (en) * | 2013-06-04 | 2019-09-04 | Eagle Harbor Technologies Inc. | Analog integrator system and method |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3594649A (en) * | 1969-02-14 | 1971-07-20 | Minnesota Mining & Mfg | Voltage-controlled oscillator |
| US4066919A (en) * | 1976-04-01 | 1978-01-03 | Motorola, Inc. | Sample and hold circuit |
| US4373141A (en) * | 1981-01-22 | 1983-02-08 | E-Systems, Inc. | Fast updating peak detector circuit |
-
1988
- 1988-01-14 JP JP63007140A patent/JP2688691B2/ja not_active Expired - Fee Related
-
1989
- 1989-01-03 US US07/293,111 patent/US4939472A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2688691B2 (ja) | 1997-12-10 |
| US4939472A (en) | 1990-07-03 |
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