JPH01181383A - タイミングパルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

八　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする課題 Ｅ　課題を解決するための手段（第１図）Ｆ　作用 Ｇ　実施例 Ｈ発明の効果 八　産業上の利用分野 本発明は、ＣＣＤ１ｉ像棄子の動作を制御するタイミン
グパルスを発生するタイミングパルス発生回路に関する
。

Ｂ　発明のｍ要 本発明は、ＣＣＤ撮像素子の動作を制御するタイミング
パルスを発生するタイミングパルス発生回路において、
水平方向に繰り返すタイミングパルスと垂直方向に°繰
り返すタイミングパルスとを、夫々別個のＲＯＭより得
るようにしたことにより、ＲＯＭの容量を削減できるよ
うにしたものである。

Ｃ従来の技術 ８１３図はＣＣＵ固体撮像装置の一例を示すものである
。同図例は、インターライン転送方式の例である。

同図において、（１）はＣＣＬ）装置であり、（２）は
電荷検出信号の出力端子である。また、ＣＣＬ）装置（
１）において、（３）はＣＣＤ固体撮像素子であり、（
４）は受光部、（５）は転送ゲート、（６）は垂直シフ
トレジスタ、（７）は水平シフトレジスタ、（８）は電
荷検出部である。

垂直シフトレジスタ（６）には、端子（９）より、第１
４図に−Ｎに示すような４相の垂直転送りロックＶｌ−
Ｖ４が供給され、受光部（４）に蓄積された信号電荷の
垂直シフトレジスタ（６）への転送及び、このように垂
直シフトレジスタ（６）に転送された信号電荷の水平シ
フトレジスタ（７）への転送が行なわれる。即ち垂直転
送りロックＶｔ及びｖ３は、レベルｖＬ、ＶＨ，ＶＴを
持った３値レベルクロツクであり、垂直転送りロック■
２及びｖ４は、レベルＶ　Ｌ　＃　　Ｖ　Ｈを持った２
値レベルクロフクである。

当直転送りロック■１がレベルｖＴとなるのは奇数フィ
ールドの最初の垂直帰線期間内であり、垂直転送りロッ
クｖ３がレベルＶｔとなるのは偶数フィールドの最初の
垂直帰線期間内である。なお、第１４図Ａ及びＢは、夫
々垂直同期パルスＶＤ及び水平同期パルスＨＤを示して
いる。

第１５図は、受光部（４）、転送ゲート（５）及び垂直
シフトレジスタ（６）の関係を示したものである。同図
に示すように、垂直シフトレジスタ（６）には、受光部
（４）の受光素子ＳＡ、ＳＢの半分のピッチで電極Ｖａ
、Ｖｂ、Ｖｃ、Ｖｄが形成される。この場合垂直シフト
レジスタ（６）の電極ｖｂ及びＶｄは、夫々受光部（４
）の受光素子ＳＨ及びＳＡに対応するように配置され、
一方、垂直シフトレジスタ（６）の電極Ｖａ及びＶｃは
、夫々受光部（４）の受光素子ＳＡ及びＳＢの双方に跨
るように配置される。そして、この垂直シフトレジスタ
（６）の電極ＶａｗＶｄに上述した４相の垂直転送りロ
ックｖ１〜ｖ４が供給される。

このような構成において、奇数フィールドの最初の垂直
帰線期間内で垂直転送りロックｖ１がレベルＶｔとなる
期間に、受光素子ＳＡ及びＳＢに゛　蓄積された信号’
ＩＥ荷は、転送ゲート（５）を介して垂直シフトレジス
タ（６）の電極Ｖａに対応する部分に転送される。その
のち、垂直シフトレジスタ（６）によって水平シフトレ
ジスタ（７）に１走査線分ずつ転送される。第１６図Ａ
−％−Ｆは、第１７図ＡＮＤに示す垂直転送りロックｖ
１〜ｖ４の時点ｔ１〜ｔ６における信号電荷の転送位置
を示したものであるが、この図からも明らかなように、
順次電位の井戸が移るようになされ、垂直シフトレジス
タ１６）の電極Ｖａの部分に転送された信号電荷（ｅで
図示）は垂直方向に転送される。また、偶数フィールド
の最初の垂直帰線期間内で垂直転送りロックｖ３がレベ
ルＶｔとなる期間に、受光素子ＳＢ及びＳＡに蓄積され
た信号電荷は、転送ゲート（５）を介して垂直シフトレ
ジスタ（６）の電極Ｖｃに対応する部分に転送される。

そののち、上述した奇数フィールドの場合と同様に、垂
直シフトレジスタ（６）によって１走査線分ずつ転送さ
れる。

第１３図に戻って、水平シフトレジスタ（７）には、端
子（１０）　、　　（１１）より、第１８図Ａ、Ｂに示
すような１画素周期、例えば７０ｎｓ周期の２相の水平
゛転送りロックＨ１，Ｈ２が供給され、信号電荷は、電
荷検出部（８）を介して順次取り出される。

また、電荷検出部（８）の出力端は、コンデンサ（１２
）を介して接地されると共に、ＦＥＴ（１３）のソース
に接続され、そのドレインには直流電圧Ｅａが供給され
る。また、このＦＥ’ｒ（１３）のゲートには、端子（
１４）より水平転送りロックＨ１゜Ｈ２に同期したリセ
ットパルスＰＣ（第１８図りに図示）がコンデンサ（１
５）を介して供給される。

また、電荷検出部（８）及びコンデンサ（１２）の接続
点はＦＥ’ｌ’（１６）のゲートに接続され、このＦＥ
Ｔ（１６）のドレインには直流電圧Ｅが供給され、その
ソースは出力端子（２）に接続される。

以上の構成において、リセットパルスＰＣが高レベルで
ある期間には、ＦＢＴ（１３）はオンとなり、コンデン
サ（１２）は電圧ＥＲまで充電され、リセットレベルと
なる。一方、リセットパルスＰＧが低レベルである期間
には、ＦＥＴ（１３）はオフとなり、電荷検出部（８）
からの信号電荷に応じてコンデンサ（１２）の両端電圧
が低下する。そのため、出力端子（２）には第１８図Ｅ
に示すような電荷検出出力電圧Ｖｏが出力される。この
第１８図ＥにおいてＥｐはプリチャージレベルであり、
このプリチャージレベルに続くレベルが信号レベルとな
る。

また、出力電圧Ｖｏより出力信号Ｓｏを検出して出力す
るのに以下のように処理され、信号レベル部分にのって
いるリセット毎に異なるレベルとなるリセットノイズＮ
ａが除去される。つまり、信号レベル部分にリセットノ
イズＮＲがのるとき、プリチャージレベル部分にも同レ
ベルのリセットノイズＮＲがのることに着目したもので
ある。第１８図Ｅにおいて、破線はリセットノイズＮＲ
がのっている状態を示している。

第１３図において、出力端子（２）からの出力電圧Ｖ。

は出力回路（２０）を構成するサンプルホールド回路（
２１）に供給される。このサンプルホールド回路（２１
）には、端子（２６）より、信号レベル期間に対応した
サンプリングパルスＳＨＤ　（第１８図Ｇに図示）が供
給されて出力電圧ｖＯの信号レベル部分がサンプリング
ホールドされる。そして、そのホールド出力Ｈｓはオペ
アンプ（２２）の反転入力端子に供給される。

また、出力電圧Ｖｏはサンプルホールド回路（２３）に
供給される。このサンプルホールド回路（２３）には、
端子（２７）よりプリチャージレベル期間に対応したサ
ンプリングパルスＳＨＰ　（第１８図Ｆに図示）が供給
されて、出力電圧ＶＯのプリチャージレベル部分がサン
プリングホールドされる。そして、そのホールド出力Ｈ
ｕｔは、さらにサンプルホールド回路（２４）に供給さ
れる。このサンプルホールド回路（２４）には、端子（
２６）よりサンプリングパルスＳＨＤが供給されて、ホ
ールド出力８１１がサンプリングホールドされる。そし
て、そのホールド出力ＨＮ２はオペアンプ（２２）の非
反転入力端子に供給される。

ここで、ホールド出力Ｈａ　＋　ＨＮ１　＊　Ｈ８２に
は、夫々サンプリングパルスに対応して飛び込みパルス
が出現する。

以上の構成において、出力電圧ＶＯに第１８図Ｅの破線
に示すように各リセット毎に異なるレベルのリセットノ
イズＮＲがのっているときには、図示せずもサンプルホ
ールド回路（２１）　、　　（２３）　。

（２４）のホールド出力Ｈｓ　ｓ　ＨＮｌ、　ＨＮｚに
も、リセットノイズＮａがのっている。したがって、ホ
ールド出力ＨｓとＨＮｔとの差をとることによりリセッ
トノイズＮＲを除去することができる。しかし、ホール
ド出力ＨｓとＨＮｔとは出力電圧ＶＯの異なる時点での
サンプリングによるものであるから、飛び込みパルスの
出現時点に位相差を生じ、単にホールド出力Ｈｓと）１
８１との差をとると、飛び込みパルスがそのまま現われ
る。この例では、上述したようにホールド出力）ｆＮｌ
がサンプリングパルスＳＨＤによってさらにサンプルホ
ールドされるので、そのホールド出力ＨＮ２中の飛び込
みパルスは、ホールド出力Ｈｓ中の飛び込みパルスと同
相となる。

したがって、オペアンプ（２２）より導出された出力端
子（２５）には、リセットノイズＮＲが除去されると共
に、サンプリングホールド時における飛び込みパルスも
十分に抑圧された出力信号Ｓ。

が得られる。

この第１３図例の撮像装置に供給される垂直転送りロッ
クｖ１〜Ｖ４、水平転送りロックＨ１゜Ｎ２、リセット
パルスＰＣ，サンプリングパルスＳＨＤ、ＳＩＰは、第
１９図に示すような構成をもって形成される。即ち、（
３１）はタイミング発生回路であり、このタイミング発
生回路（３１）には、水晶発振器（３２）より、例えば
８ｆｓｃ　　（ｔａｃは色副搬送波周波数でＮＴＳＣ方
式では３．５８ＭＨｚ　）の周波数を有する周波数信号
Ｓ１が供給される。そして、このタイミング発生回路（
３１）より４　ｆｓｃの周波数を有する周波数信号Ｓ２
が発生され、この周波数信号Ｓ２は同期信号発生器（３
３）に供給される。

この同期信号発生器（３３）では、周波数信号Ｓ２に基
づいて垂直同期パルスＶＤ及び水平同期パルスＨＤ（第
１４図Ａ及びＢに図示）が形成され、これら同期パルス
ＶＤ及びＨＤは、タイミング発生回路（３１）に供給さ
れる。

タイミング発生回路（３１）からは、ＣＯＤ固体固体素
像素子）の受光部（４）より垂直シフトレジスタ（６）
に信号電荷を転送する期間（読み出し期間）を特定する
センサーゲート信号ＸＳＧ　（第１４図Ｆに図示）及び
垂直転送りロックＶｌ’〜ｖ４′　（第１４図Ｇ−Ｊに
図示）が発生され、夫々垂直クロックトライバ（３４）
に供給される。そして、この垂直クロックトライバ（３
４）より、垂直転送りロックＶｌ〜Ｖ４（第１４図に−
Ｈに図示）がＣＣＤ装置（１）の端子（９）に供給され
る。また、タイミング発生回路（３１）からは、パルス
ＸＰＧ　（第１８図Ｃに図示）が発生されてインパーク
より構成されるリセットパルスドライバ（３５）に供給
され、このリセットパルスドライバ（３５）より、リセ
ットパルスＰＧ（第１８図りに図示）がＣＣＤ装置（１
）の端子（１４）に供給される。また、タイミング発生
回路（３１）からは、水平転送りロックＨ１，Ｈ２（第
１８図Ａ、Ｂに図示）が発生され、この水平転送りロッ
ク）１１．Ｈ２は水平クロックトライバ（３６）を介し
てＣＣＤ装置（１）の端子（１０）　、　　（１１）に
供給される。さらに、タイミング発生回路（３１）から
は、サンプリングパルスＳＨＤ、５）ｉＰ　（第１８図
Ｆ、Ｇに図示）が発生されて、出力回路（２０）の端子
（２６）　、　　（２７）に供給される。なお、第１８
図において、’ｌ’ＰＧは、リセットパルスドライバ（
３５）による遅延時間、Ｔｚｓｔ　＊　’ｒｔＭｚは、
ＣＣＤ装置（１）による遅延時間を示している。

Ｄ　発明が解決しようとする課題 ところで、タイミング発生回路（３１）において、垂直
転送り四ツク■１′〜ｖ４′、センサーゲート信号ＸＳ
Ｇ等のタイミングパルスを発生させる回路は、例えば論
理回路を用いて構成されている。

このような構成のものでは、発生する夕゛イミングパル
スがその論理構成によって一義的に決まるため、発生さ
せるタイミングパルスの変更、修正をする場合には、変
更、修正時に新たに設計を行なう必要があり、容易では
なかった。

そこで、このような煩わしさがなく、発生させるタイミ
ングパルスを容易に変更、修正できるように、第四図に
示すようにＲＯＭを用いてタイミングパルスを発生させ
ることが考えられている。

第２０図において（４１）はカウンタ、（４２）はＲＯ
Ｍである。　ＲＯＭ　（４２）の各アドレスにはタイミ
ングパルスＰａ　＋　　Ｐ２　＊　　Ｐ３＊　・・・・
・・のデータが書き込まれており、このＲＯＭ（４２）
にはカウンタ（４１）のカウント出力がアドレス信号と
して供給され、このＲＯＭ（４２）からは、パルスＰｔ
　＋　　Ｐ２　ｅＰ　３　＋　”””・が出力される。

この第２０図例によれば、水平方向に繰り返すタイミン
グパルスと垂直方向に繰り返すタイミングパルスとを、
夫々共通のＲＯＭ（４２）より得るものであるため、Ｒ
ＯＭ（４２）の容量が膨大となる不都合があった０例え
ば、ＮＴＳＣ方式の場合、２　ｆｓｃ＝　４５５ｆｏ　
　（ｆｏは水平周波数）の関係があると共に、５２５ラ
イン／フレームの関係があるので、カウンタ（４１）の
クロック端子ＧＫに供給されるクロックＣＬＫの周波数
が２　ｆｓｃであるときには、１個のタイミングパルス
を発生させるデータは、４５５Ｘ　５２５−２３８８７
５ビツトとなる。そのため、ＲＯＭ（４２）の容量は、
Ｎ個のタイミングパルスを発生させるときには、Ｎ　Ｘ
　２３Ｂ８７５ビツト必要となる。したがって、ＲＯＭ
（４２）の容量は、１個のタイミングパルスに対応して
２６２１４４ビツトとされ、このときアドレスカウンタ
は２６２１４４のアドレスを指定できれば足り、カウン
タ（４１）は１８ビフトカウンタとされる。

本発明はこのような点を考慮し、メモリの容量を小さく
できるようにすることを目的とするものである。

Ｅ　課題を解決するための手段 本発明は、ＣＣＤ撮像素子の動作を制御するタイミング
パルスを発生するタイミングパルス発生回路であって、
水平周期の第１の基準パルスで制御される第１のアドレ
スカウンタと、この第１のアドレスカウンタの出力で読
み出しアドレスが制御される第１のＲＯＭと、水平周波
数に比して充分に高い周波数を有する第２の基準パルス
で制御される第２のアドレスカウンタと、この第２のア
ドレスカウンタの出力で読み出しアドレスが制御される
第２のＲＯＭとを有し、第１及び第２の。

ＲＯＭよりタイミングパルスを得るようにしたものであ
る。

Ｆ　作用 上述構成においては、第１のＲＯＭからは垂直方向に繰
り返すタイミングパルスが得られると共に、第２のＲＯ
Ｍからは水平方向に繰り返すタイミングパルスが得られ
るものであるので、これら第１及び第２の　ＲＯＭは、
容量の小さなもので構成し得る。

Ｇ　実施例 以下、図面を参照しながら本発明の一実施例について説
明する。

第１図はタイミング発生回路を示すものである。

同図において、（５１）は発振器であり、この発振ｌ５
（５１）からの、例えば８　ｆｓｃの周波数の周波数信
号Ｓ１は、タイミング発生回路（６０）の端子（６１）
に供給される。また、タイミング発生回路（６０）の端
子（６２）及び（６３）には、同期信号発生器（図示せ
ず）より、夫々垂直゛同期パルスＶＤ及び水平同期パル
スＨＤが供給され、これら同期パルスＶＤ、ＨＤ　（第
１４図Ａ、Ｂに図示）は、同期回路（６４）に供給され
る。

また、（６５）は水平ＲＯＭ回路である。端子（６１）
に供給される周波数信号Ｓ１は、分局器（６６）を介し
て分周器（６７）に供給され、この分周器（６７）より
出力される２　ｆｓｃの周波数信号は、クロックＣＬＫ
Ｈとして水平ＲＯＭ回路（６５）に供給される。また、
同期回路（６４）からは、水平周期のリセットパルスＰ
ＲＯが発生され、このリセットパルスＰＲＯは水平ＲＯ
Ｍ回路（６５）に供給される。そしてこの水平ＲＯＭ回
路（６５）からは、第１４図Ｃ及びＤに示すような水平
方向に繰り返すパルスＳ１及びＳＨ２が出力されると共
に垂直転送期間であり、水平転送りロックＨ１，Ｈ２を
出力しない期間を特定するパルスＳＨ３が出力される。

この水平ＲＯＭ回路（６５）は、例えば第２図に示すよ
うに構成される。同図において、（６５１）はアドレス
カウンタを構成する７ビツトカウン多である。このカウ
ンタ（６５１）のクロック端子ＧＫにクロックＣＬＫＩ
４が供給されると共に、そのリセット端子ＲＥにリセッ
トパルスＰＲＯが供給される。このカウンタ（６５１）
の７ビツトのカウント出力はＲＯＭ（６５２）にアドレ
ス信号として供給される。このＲＯＭ（６５２）の各ア
ドレスには、水平方向に繰り返すタイミングパルスのデ
ータが書き込まれている。　ＮＴＳＣ方式の場合、２　
ｆｓｃ−４５５ｆＨの関係があるので、クロックＣＬＫ
Ｈの周波数は２　ｆｓｃであるから本来１個のタイミン
グパルスを発生させるデータは、４５５ビツトとなる。

しかし、ビデオ信号へのノイズを考慮して、タイミング
パルスのほとんどは水平帰線期間内で変化するので、本
例においては、このように変化する前後のデータのみが
ＲＯＭ（６５２）に書き込まれる０、例えば、１個のタ
イミングパルスを発生させるためにＲＯＭ（６５２）に
書き込まれるデータは１２８ビツトとされる。このよう
に、水平方向に繰り返す１個のタイミングパルスを発生
させるためにＲＯＭ（６５２）に書き込まれるデータが
１２８ビツトであるので、アドレスカウンタは１２８の
アドレスを指定できれば足り、上述したように７ビント
カウンタ（６５１）で構成される。なお、ＲＯＭ（６５
２）には、タイミングパルスが変化する前後のデータの
みが書き込まれるので、このデータを対応するタイミン
グで読み出して出力させるために、図示せずも例えば同
期回路（６４）より発生される制御信号によってカウン
タ（６５１）のカウント動作が制御される。

また、水平ＲＯＭ回路（６５）は、例えば第３図に示す
ように構成される。同図において、（６５１’）は８ビ
ツトカウンタである。このカウンタ（６５１’）のクロ
ック端子ＣＫには、クロックＣＬＫＨが供給されると共
に、そのリセット端子ＲＥには、リセットパルスＰＲＯ
が供給される。また、このカウンタ（６５１’）にはイ
ンターバルを決定する、クロックＣＬＫＨの個数ｎを示
すデータＤＣＫが供給され、このカウンタ（６５１’）
はｎ進カウンタにセットされる。

また、（６５２’）は５ビツトカウンタである。このカ
ウンタ（６５２りのクロック端子ＣＫには、カウンタ（
６５１’）のキャリー（桁上げ出力）が供給され、その
リセット端子ＲＥには、リセットパルスＰＮ４が供給さ
れる。このカウンタ（６５２’）の５ビツトのカウント
出力はアドレスＲＯＭ（６５３’）及びデータＲＯＭ（
６５４’）にアドレス信号として供給される。

アドレスＲＯＭ　（６５３’）の各アドレスには、タイ
ミングパルスが変化するある時点から次の時点までのイ
ンターバルを決定するクロックＣＬＫＨの個数ｎを示す
データＤＣＫが書き込まれている。

また、データＲＯＭ　（６５４’）の各アドレスには、
タイミングパルスのデータのうち、変化時点のデータの
みが書き込まれている。

データＲＯＭ　（６５４’）からは、実際にはパルスＳ
ＩＸ〜ＳＨ３が出力されるのであるが、ここでは説明を
簡略化するため、第４図Ａ及びＢに示すようなタイミン
グパルスＰ１及びＰ２を発生させるとする。この場合、
アドレスＲＯＭ（６５３’）のアドレスＸｓ　Ｘ＋１．
Ｘ＋２には、第５図に示すように、データＤＣＫとして
ｒｌＯＪ、　　ｒｌｓＪ、　　ｒ６Ｊが書き込まれてい
る。また、データＲＯＭ（６５４’）のアドレスＸ、Ｘ
＋１．Ｘ＋２には、第６図に示すように、パルスルｔ用
のデータとして、「１」。

ｒｌＪ、ｒＯＪが書き込まれると共に、パルスＰ２用の
データとしてｒｌＪ、ｒｏｂ、ｒＯＪが書き込まれてい
る。

また、アドレスＲＯＭ（６５３’）より出力されるデー
タＤＣＫは上述した８ビツトカウンタ（６５１’）に供
給される。

この第３図に示すような構成において、時点ｒ（ｓｌで
例えばリセットされて、５ビツトカウンタ（６５２’）
のカウント出力はｒＸＪとなり、アドレスＲＯＭ（６５
３りより出力されるデータＤＣＫは「１０」となるので
、８ビツトカウンタ（６５１りは１０進カウンタにセッ
トされると共に、データＲＯＭ（６５４’）より出力さ
れるタイミングパルスＰ１及びＰ２は、夫々高レベル１
１“及び高レベル“１１となる。

つぎに、８ビツトカウンタ（６５１’）は１０進カウン
タにセットされているので、クロックＣＬＫ）ｉが１０
個供給される時点Ｔ２で８ビツトカウンタ（６５１’）
よりキャリーが出力され、この時点Ｔ２で５ピントカウ
ンタ（６５２りのカウント出力はｒＸ＋ＩＪとなり、ア
ドレスＲＯＭ（６５３’）より出力されるデータＤＣＫ
は「１５」となるので、８ビツトカウンタ（６５１’）
は１５進カウンタにセットされると共に、データＲＯＭ
（６５４つより出力されるタイミングパルスＰ１及びＰ
２は、夫々高レベル“１′″及び低レベル“０″となる
。つぎに、８ビツトカウンタ（６５１’）は、１５進カ
ウンタにセットされているので、クロックＣＬＫＨが１
５個供給される時点Ｔ３で８ビツトカウンタ（６５１つ
よりキャリーが出力され、この時点Ｔ３で５ビントカウ
ンク（６５２’）のカウント出力はｒＸ＋２Ｊとなり、
アドレスＲＯＭ（８５３’）より出力されるデータＤＣ
Ｋは「６」となるので、８ビフトカウンタ（６５１’）
は６進カウンタにセットされると共に、データＲＯＭ（
６５４りより出力されるタイミングパルスＰ１及びＰ２
は、夫々低レベル“０１及び低レベル“Ｏ″となる。以
下、上述したと同様に繰り返し動作する。したがって、
データＲＯＭ　（６５４’）からは、第４図Ａ及びＢに
示すようなタイミングパルスＰ１及びＰ２が得られる。

つまり、この第３図例のように、水平ＲＯＭ回路（６５
）を構成しても、パルスＳＨＩ〜ＳＮ３が得られる。

さらに、水平ＲＯＭ回路（６５）は例えば第７図に示す
ように構成される。同図において、（６５１“〉は８ビ
ツトカウンタである。このカウンタ（６５１”）のクロ
ック端子ＣＫには、クロックＣＬＫＨが供給されると共
に、そのリセット端子ＲＥには、リセットパルスＰＲＯ
が供給される。そして、このカウンタ（６５１”）の８
ピツトのカウント出力は比較器（６５５つに供給される
。また、この比較器（６５５“）にはアドレスＲＯＭ（
６５３りより出力されるデータＤＣＫが供給される。そ
して、この比較器（６５５“）からは、カウンタ（６５
５つのカウント出力がデータＤＣＫと一致するとき一致
検出パルスが出力され、この−数構出パルスは５ビツト
カウンタ（６５２りのクロック端子ＣＫに供給される。

なお、この−数構出パルスが出力される毎にカウンタ（
６５１”）はリセットされる。その他は、第３図例と同
様に構成される。

この第７図例においても、その構成より明らかなように
、第３図例と同様の動作をする。

第１図に戻って、（６ｇ）は垂直ＲＯＭ回路である。同
期回路（６４）からは、水平周期のクロックＣＬ　Ｋ　
Ｖ＆びフレーム周期のリセットパルスＰＲＶが発生され
、これらクロックＣＬＫＶ及びリセットパルスＰＲＶは
、垂直ＲＯＭ回路（６９）に供給される。そして、この
垂直ＲＯＭ回路（６９）からは、第１４図Ｅに示すよう
に、奇数フィールド及び偶数フィールドでのＣＯＤ固体
撮像素子（３）の読み出し期間に対応して低レベルとな
る垂直方向に繰り返すパルスＳＶＩが出力される。

この垂直ＲＯＭ回路（６９）は、例えば第８図に示すよ
うに構成される。同図において、（６９１）はアドレス
カウンタを構成する５ビツトカウンタである。このカウ
ンタ（６９１）のクロック端子ＣＫにクロックＣＬＫＶ
が供給されると共に、そのリセット端子ＲＥにリセット
パルスＰＲＶが供給される。このカウンタ（６９１）の
５ビツトのカウント出力はＲＯＭ（６９２）にアドレス
信号として供給される。このＲＯＭ（６９２）の各アド
レスには、垂直方向に繰り返すタイミングパルスのデー
タが書き込まれている。　ＮＴＳＣ方式の場合、５２５
ライン／フレームの関係があるので、本来１個のタイミ
ングパルスを発生させるデータは、５２５ビツトとなる
。しかし、ビデオ信号へのノイズを考慮して、タイミン
グパルスのほとんどは垂直帰線期間内で変化するので、
本例においては、このように変化する前後のデータのみ
がＲＯＭ（６９２）に書き込まれる０例えば、１個のタ
イミングパルスを発生させるためにＲＯＭ（６９２）に
書き込まれるデータは３２ビツトとされる。このように
、垂直方向に繰り返す１個のタイミングパルスを発生さ
せるためにＲＯＭ（６９２）に書き込まれるデータが３
２ビツトであるので、アドレスカウンタは３２のアドレ
スを指定できれば足り、上述したように５ビツトカウン
タ（６９１）で構成される。なお、ＲＯＭ（６９２）に
は、タイミングパルスが変化する前後のデータのみが書
き込まれるので、このデータを対応するタイミングで読
み出して出力させるために、図示せずも例えば同期回路
（６４）より発生される制御信号によりてカウンタ（６
９１）のカウント動作が制御される。

また、第１図に戻って、水平ＲＯＭ回路（６５）より出
力されるパルスＳＨ１及び５１１２及び垂直ＲＯＭ回路
（６９）より出力されるパルスＳＶＩは垂直クロック回
路（６８）に供給され、この垂直クロック回路（６８）
においては垂直転送りロックＶｌ’〜■４′　（第１４
図Ｇ−Ｊに図示）及びセンサーゲート信号ＸＳＧ　（第
１４図Ｆに図示）が形成され、夫々端子（７０）及び（
７１）に供給される。

また、端子（６１）に供給される周波数信号Ｓ１は分周
器（７２）で４　ｆｓｃの周波数を有する周波数信号Ｓ
２’とされたのち、ゲート回路（７３）を介して位相調
整回路（７４）に供給される。このゲート回路（７３）
には、水平ＲＯＭ回路（６５）より出力されるパルスＳ
Ｎ３がゲートパルスとして供給されるので、位相調整回
路（７４）には、垂直転送期間であり、水平転送りロッ
クＨ１，Ｈ２を出力しない期間で周波数信号Ｓ２’が供
給されないようになされる。

この位相調整回路（７４）では、周波数信号Ｓ２’より
水平転送りロックＨ１，Ｈ２（第１８図Ａ、　Ｂに図示
）、リセットパルスＸＰＧ　（第１８図Ｃに図示）、サ
ンプリングパルスＳＨＰ、ＳＨＤ　（ｇＪ１８図Ｆ、Ｇ
に図示）が形成され、夫々位相調整される。この場合、
水平転送りロックＨ１，Ｈ２の位相調整は、後述する水
平クロックトライバでの群遅延をも考慮して行なわれる
。

位相調整部は、第９図に示すようにインバータ（９１）
が直列接続されたインバータ列を用いて行なわれる。つ
まり、インバータの延長時間（プロバゲーシッンディレ
イタイム）を利用するものである。この場合、遅延時間
を安定して再現するため、各インバータ（９１）の特性
は全く同一の特性のものとされると共に、各インバータ
（９１）間の配線長は同一にされて各インバータ（９１
）の出力につ（容Ｗ（遅延時間を決める要素である）が
−定となるようにされる。このとき、プロセスのばらつ
き（特に配線の容量のばらつき）を解消するために、配
線は最短とされる。また、各インバータ列はインバータ
（９１）のレイアウト及びインバータ（９１）間の配線
長を含めて１つのセルとして取り扱われる。即ち、各イ
ンバータ列は、相互に同一形状で、同一の特性で近接配
置される。このような各インバータ列において、出力を
取り出す点を変更することで位相調整が行なわれる。第
９図において、（９２）は出力バッファである。

なお、上述していないが、タイミング発生回路（６０）
の全体は同一基板上で１ｃ化されて形成され、その配線
は多層配線とされる。この位相調整部の配線は最上層の
配線とされ、いわゆる２Ａβで行なわれる。したがって
、２ＡＪマスク１枚の変更により、外部回路条件に合っ
た位相に調整される。

また、位相調整回路（７４）で位相調整されたリセット
パルスｘｐｃ、サンプリングパルスＳＨＰ。

ＳＨＤは、夫々端子（７５）　、　　（７６）　、　　
（７７）に供給される。また、位相調整回路（７４）で
位相調整された水平転送りロックＨ１，Ｈ２は、夫々水
平クロックトライバ（７８１）及び（７８２）を介して
端子（７９）　、　　＜ＦＸ）”）に供給される。この
場合、水平クロックトライバ（７８１）　、　　（７８
２）は、夫々第１Ｏ図に示すように、インバータ１１〜
Ｉ６が直列接続されて構成される。この場合、インバー
タ１１〜Ｉ５は、夫々第１１図に示すように、Ｐチャン
ネルＭＯ３ＦＩ！ＴＱ　ｐとＮチャンネ７Ｌ／　ＭＯ５
Ｉ’ｔ！ＴＱ　Ｎとが接続されて構成されるが、インバ
ータ１１がら１６となるに従って、ＦＩＴ　Ｑｐ、Ｑ、
共にチャンネル幅が約３倍ずつ増加されて形成され（チ
ャンネル長は略一定）、ドライブ能力が徐々に高められ
るようになされる。

また、第１図に戻って、分周器（６６）より出力される
４　ｆｓｃの周波数の周波数信号ｓ２は端子（８１）に
供給される。

第１２図は、第１図例のタイミング発生回路（６ｏ）を
用いた場合のＣＯＤ固体撮像装置を示したものであり、
第１９図と対応する部分には同一符号を付して示してい
る。

このように本例によれば、水平方向の繰り返しパルスＳ
　８１　＝　３１３を水平ＲＯＭ回路（６５）より得る
と共に、垂直方向の繰り返しパルスＳｖ＆を垂直ＲＯＭ
回路（６９）より得るようにしているので、これら水平
ＲＯＭ回路（６５）及び垂直ＲＯＭ回路（６９）のＲＯ
Ｍ　（６５２）　　（６５３’）　（６５４’）　（６
９２）に書き込まれるデータ量は少なくなり、使用する
ＲＯＭの容量を小さ（することができる。

また、水平ＲＯＭ回路（６５）及び垂直ＲＯＭ回路（６
９）を、夫々第２薗例及び第８図例のように構成するも
のによれば、ＲＯＭ（６５２）及び（６９２）にはタイ
ミングパルスが変化する前後のデータのみが書き込まれ
るので、書き込まれるデータ量はさらに少なくなり、Ｒ
ＯＭ（６５２）及び（６９２）の容量を一層小さくする
ことができる。

また、水平ＲＯＭ回路（６５）を、第゛３図例及び第７
図例のように構成するものによれば、アドレスＲＯｙｉ
　（６５３’）には、タイミングパルスの変化時点間の
インバータのデータＤＣＫが書き込まれると共に、デー
タＲＯＭ　（６５４’）には、タイミングパルスの変化
時点のデータのみが書き込まれるので、書き込みデータ
量は少なくなり、ＲＯＭ（６５３’）、　　（６５４つ
の容量を小さくすることができる。

また、タイミング発生回路（６０）の全体は同一基板上
でＩＣ化されて形成され、多層の配線とされる。そして
、位相調整回路（７４）の配線は２Ａβで行なわれるの
で、水平転送りロックＨ１，Ｈ２、リセットパルスＸＰ
Ｇ、サンプリングパルスＳＨＰ、ＳＨＤの位相を、２Ａ
ｔｌマスク１枚の変更により外部回路条件に合った位相
に調整することができ、位相調整を容易に行なうことが
できる。

また、水平クロックトライバ（７８１）　、　　（７Ｂ
２　）がタイミング発生回路（６０）と同一基板上に形
成されるので、温度特性やＩＣのばらつきに対しても、
サンプリングパルス５）ＩＰ、ＳＨＤと水平転送りロッ
クＨ１，Ｈ２との位相関係は一定となり、ＣＯＤ装置（
１）における遅延時間だけを考慮するだけで、出力回路
（２０）におけるサンプリングを正確に行なわせること
ができる。

なお、プリセットパルスドライバ（３５）もタイミング
発生回路（６０）と同一基板上に形成することが考えら
れる。しかし、リセットパルスＰＣのレベルが充分でな
いと、リセットが不充分となる。

そこで、本例においては、リセットパルスＰＧのレベル
を充分とするのに、別電源で動作する外部回路として構
成した方が回路構成が簡単となるため、あえてタイミン
グ発生回路（６０）と同一基板上には形成していない。

Ｈ発明の効果 以上述べた本発明によれば、水平方向に繰り返すタイミ
ングパルスと垂直方向に繰り返すタイミングパルスとを
別個のＲＯＭより得るようにしたので、ＲＯＭの書き込
みデータ量を少なくすることができ、ＲＯＭの容量を大
幅に削減することができる。なお、ＲＯＭよりタイミン
グパルスを得るものであるので、ＲＯＭのデータの変更
だけでタイミングパルスの変更修正を容易に行なうこと
ができる。

【図面の簡単な説明】

９Ａ１図は本発明の一実施例を示す構成図、第２図〜第
１２図はその説明のための図、第１３図〜第２０図は従
来例の説明のための図である。 （６０）はタイミング発生回路、（６４）は同期回路、
（６５）は水平ＲＯＭ回路、（６８）は垂直クロック回
路、（６９）は垂直ＲＯＭ回路、（７４）は位相調整回
路、（７８１）及び（７８２）は水平クロックトライバ
である。

Claims (1)

1. 【特許請求の範囲】 　ＣＣＤ撮像素子の動作を制御するタイミングパルスを
   発生するタイミングパルス発生回路において、 水平周期の第１の基準パルスで制御される第１のアドレ
   スカウンタと、この第１のアドレスカウンタの出力で読
   み出しアドレスが制御される第１のＲＯＭと、水平周波
   数に比して充分に高い周波数を有する第２の基準パルス
   で制御される第２のアドレスカウンタと、この第２のア
   ドレスカウンタの出力で読み出しアドレスが制御される
   第２のＲＯＭとを有し、上記第１及び第２のＲＯＭより
   上記タイミングパルスを得ることを特徴とするタイミン
   グパルス発生回路。